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Verilog case语句-1

在Verilog 语法中case语句是最常用的语句之一,与if语句类似也是分支选择语句,只能用在顺序过程语句中。一般在非优先级的分支选择中,

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Verilog case语句-2

在case语句中,先判断表达式的值,把各种用到的值列出来,如表达式0到表达式n,最后把所有未列出来的值归为default的分支进行处理。