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RISC-V EXU模块和CPU运行(1)rv32i_core模块(上)

当完成整个RISC-V 内核模块后, 需要ITCM 模块 读取软件编写代码的机器码, 按照取指, 译码,执行,访存,写回等逻辑来执行当前的机器码, 这5个部分并不是每次都会发送,有时也会提前返回,比如 addi, 没有访存外部存储器。

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IC知识库简介

由中国和北美硕博工程师团队共同开发和维护的以芯片设计、开发、应用为主旨的开放社区平台,是集成电路(IC),人工智能(AI),通信(communication)、控制(control)等行业从业者和兴趣者的学习和交流平台。

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Freedom Studio安装与界面介绍

Freedom Studio是一个被用来编写和调试基于SiFive 处理器的软件的集成开发环境。它基于工业标准的Eclipse平台并集成了RISC-V GCC工具链,OpenOCD,freedom-e-sdk。

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Quartus II 18.x Modelsim仿真设置(上)

本课程介绍在如何在QuartusII 应用环境下设置modelsim仿真选项,并进行波形仿真。下面以四位乘法器为例介绍。在QuartusII 18.x 的界面下建立两个文件,一个是设计文件mul4.v实现4×4的乘法器;另一个是testbench 文件tb.v,提供激励。

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Verilog中的时间尺度与延迟(下)

如果在这 10 个时间单位内,即在 td 获取新的值之前,ta 或 tb 任意一个值又发生了变化,那么计算 tc, td 的新值时会取 ta 或 tb 当前的新值。所以称之为惯性时延,即信号脉冲宽度小于时延时,对输出没有影响。

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Verilog中的时间尺度与延迟(上)

在Verilog的建模中,时间尺度和延迟是非常重要的概念,设置好时间尺度和延迟,可以充分模拟逻辑电路发生的各种情况和事件发生的时间点,来评估数字IC设计的各种要求,达到充分评估和仿真的作用。注意延迟语句是不可综合的,只是用来数据建模或仿真。

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集成电路数字版图设计技巧(中)

硅片上产生出来的图形尺寸不会与版图数据的尺寸完全的一致,因为在光刻、刻蚀、扩散和离子注入的过程中图形会收缩或扩张;图形的绘制宽度与实际宽度之差构成了工艺的误差,所以版图的设计者必须采取措施确保所设计的器件对工艺不敏感,因此需要匹配。

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Verilog 预编译(宏,参数,…)(下)

在设计文件中定义了 参数 WDTH=4,而在例化中传递的参数为16,那么最终在设计文件中的参数的具体数值由传递值决定,本例中WDTH的最终为16,最终例化了16位全加器。如果在例化中没有给参数传递值,则WDTH=4变成缺省值,即例化4位全加器