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Verilog(FPGA)的设计方法与设计流程

Verilog的设计方法有两种,一种是自顶向下(top_down)的设计方法,一种是自底向上(bottom_up)的设计方法。设计流程是指从一个项目开始从项目需求分析,架构设计,功能验证,综合,时序验证,到硬件验证等各个流程之间的关系。

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Verilog 简介(FPGA视频课程)

verilog语言全称为Verilog HDL,在不引起混淆的情况下,一般简称Verilog,目前是在FPGA及数字IC设计中应用最为广泛的一种硬件描述语言。与VHDL,System Verilog HDL 并列三大硬件描述语言。