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Verilog 分频器-6

特别当前级时钟由引用后级的寄存器或后级时钟引用前级时钟的寄存器的值,最终一定是异步时钟之间的关系。分频后的寄存器作为时钟以用如图1所示。

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Verilog 分频器-4

而FPGA往往是在内部预先设好的时钟线,这些时钟线需要时钟缓冲器(如GBuffer等)才能连接到特定的时钟线上,一般从寄存器输出很难再连接到特定时钟线上。

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Verilog 分频器-2

第一级从100MHz分频到1000 Hz (1ms),需要除以100000,利用计数器延迟实现,计数器在50000次计数期间保持ms_clk为高

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Verilog 分频器-1

在数字系统设计中经常会出现系统时钟频率太高,而在有些模块的设计中往往需要较低的时钟,因此就产生了分频器设计的需求

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Vivado软件调试工具的使用初步-3

实际上,在Vivado软件中,调试(debug)还可以使用Tcl命令,直接修改*.xdc文件,和添加ILA( Integrated Logic Analyzer) IP核完成,之后会在Vivado软件调试工具的使用进阶中介绍。