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集成电路系统测试

系统测试定义 

功能测试

诊断测试

故障字典

诊断树

系统可测试性设计(DFT)架构

系统分区

芯片内核测试包

DFT额外成本

小结

 

系统及其测试 

系统是具有执行有用功能能力的组件(硬件/软件部件和子系统)的组织。

功能测试验证了系统的完整性:

检查子系统的存在性和完整性

检查系统规格

执行选定的(关键)功能

诊断测试隔离故障部分:

为了进行现场维护,隔离了最低可更换单元(lowest replaceable unit,LRU),例如电路板,磁盘驱动器或I / O子系统

用于厂商维修时,应隔离厂商可更换单元(shop replaceable unit,SRU),例如板上的有故障的芯片

诊断分辨率是通过测试确定的可疑故障单元的数量;更少的可疑故障单元意味着更高的分辨率

 

系统测试应用

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功能测试

使用非详尽数据执行的所有或选定(关键)操作。

测试是设计验证测试(测试台)的子集。

使用的软件测试指标:语句,分支和路径覆盖率; 提供较低的(〜70%)结构硬件故障覆盖率。

示例: 微处理器测试 –所有指令均带有随机数据(David,1998年)。

指令集故障模型 –执行了错误的指令(Thatte和Abraham,IEEETC-1980)

 

门级诊断

逻辑电路

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卡诺图 (带阴影的正方形是真实的输出)

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钳滞缺陷测试:

T1 = 010

T2 = 011

T3 = 100

T4 = 110

图1 门级诊断

 

门级更换故障

电路故障 (OR用AND代替)

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卡诺图 (错误输出以蓝色显示)

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钳滞故障测试:

T1 = 010(通过)

T2 = 011(失败)

T3 = 100(通过)

T4 = 110(失败)

图2 门级更换故障

 

桥接故障

电路故障 (“或”门桥接:a,c)

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卡诺图 (蓝色方块是错误的输出)

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钳滞故障测试:

T1 = 010(通过)

T2 = 011(通过)

T3 = 100(失败)

T4 = 110(通过)

图3 桥接故障

 

故障字典

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a0:线卡住在0

ti = 0 如果Ti通过,,

ti = 1 如果Ti失败

 

字典诊断

以最小汉明 ( Hamming ) 距离查找字典

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诊断树

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图4 诊断树

 

系统测试:DFT问题

应对VLSI中不断变化的情况:

混合信号电路

片上系统

多芯片模块

知识产权(IP)内核

为设计可测试的,可制造的VLSI系统的工程师做好准备。

常规测试: 在线测试(In-Circuit Test,ICT)

钉床夹具可直接访问电路板上的每个芯片。

优点:对器件进行彻底测试;良好的互连测试。

限制:模拟和数字功能在单独的芯片上实现时,效果最佳。

器件必须具有反向驱动保护功能。

不适用于片上系统(SOC)。

缺点: 测试夹具成本高,不灵活。

系统测试必须检查时序。

 

印刷电路板 (Printed Circuit Board, PCB) 与片上系统 ( System-On-a-Chip, SOC ) 比较

PCB                                     SOC

测试过的组件                       高可靠性

在线测试(ICT)                快速互连

方便的测试访问                   成本低

笨重                                       未经测试的芯片核

慢                                           无内部测试通道

组装成本高                          混合信号器件

 

基于芯片知识产权核 ( Intellectual Property, IP ) 的设计

内核是经过预先设计和验证的,但未经测试的模块:

软核 Soft core(可综合RTL)

固核 Firm core(门级网表)

硬核 Hard core(不可修改的布局,通常称为传统核)

芯片核是卖方的知识产权(内部细节对用户不可知)

芯片核供应商提供的测试必须应用于嵌入式芯片核。

 

进行测试分区 

根据测试方法进行分区: 逻辑块, 内存块, 模拟量块

提供测试访问权限: 边界扫描, 模拟测试总线

为芯片核提供测试包(也称为项圈)。

芯片核测试包 Test-wrapper(或项圈)是在内核周围添加的逻辑,用于提供对嵌入式内核的测试访问。

测试包提供: 对于每个芯片核输入端

正常模式 –芯片核端由主芯片驱动

外部测试模式 –包元件观察芯片核输入端以进行互连测试

内部测试模式– 包元素控制内核输入端的状态,以测试内核内部的逻辑

对于每个芯片核输出端

正常模式– 主芯片由核端口驱动

外部测试模式 –主芯片由包元件驱动以进行互连测试

内部测试模式– 包元件观察芯片核输出以进行芯片核测试

 

一个测试包

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图5 测试包

 

测试访问额外成本 

测试访问是非侵入性的。

将硬件添加到要测试的块的每个I / O信号。

访问互连大多是本地的。

硬件额外成本与右式成正比: (模块面积)– 1/2

 

额外成本估算

成本规则:对于逻辑块,门数G 端口数t,G与 t 由下式相联系:t= K Ga

其中1 <K <5,a〜0.5。

假设模块面积A与G成正比,即 t与A 0.5成正比。 由于测试逻辑添加到了每个端口t,

额外成本 = 已添加到端口的测试逻辑/A〜A –0.5

 

一种 SOC的DFT体系结构

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图6一种 SOC的DFT体系结构

 

DFT 组件

测试源:通过片上LFSR,计数器,ROM或片外ATE提供测试向量。

测试接收器 ( 槽 ):使用片上标记分析器或片外ATE提供输出验证。

测试访问机制(Test access mechanism,TAM):用户定义的测试数据通信结构;从源到模块,从模块到接收器传输测试信号;通过测试包装器测试模块互连; TAM可能包含总线,边界扫描和模拟测试总线组件。

测试控制器:边界扫描测试访问端口(TAP);从外部接收控制信号;将测试指令串行加载到测试包装器中。

 

小结

功能测试:验证系统的硬件,软件,功能和性能;诊断合格的通过/失败测试;高(〜100%)的软件覆盖率指标;低(〜70%)的结构性断层覆盖率。

诊断测试:高结构覆盖率;高诊断分辨率;程序使用故障字典或诊断树。

可测试性的SOC设计

通常在架构边界上将SOC划分为逻辑,存储器和模拟电路块。

为模块提供外部或内置测试。

通过边界扫描和/或模拟测试总线提供测试访问。

开发互连测试和系统功能测试。

制定诊断程序。

 

Posted in CMOS模拟集成电路, 数字集成电路

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