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紫光国产FPGA开发系列(三):创建PDS网表工程

本文为北京慧众科芯电子技术有限公司与智芯融网络大学联合创作,如需转载,请注明:智芯融网络大学和北京慧众科芯电子技术有限公司原创。

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1、PDS网表工程介绍

PDS除支持源代码工程(单一语言、混合语言)之外,还支持网表工程的建立。网表工程是指将三方综合后的网表文件作为输入进行后续的资源映射、布局布线、时序分析、生成bit文件等操作。

在通常情况下,RTL工程更便于FPGA代码的修改和调试,因此也是FPGA开发使用的最主要方式。但在某些特殊情况下,比如需要使用三方综合工具更加强大的功能,或者在PDS工程里需要使用混合语言编程且要通过UCE以源代码模块为单位进行位置约束时(PDS目前不支持RTL源码混合编程下的UCE模块级位置约束),则需要通过网表(VM)工程来实现。

 

2、网表工程的建立

建立VM工程的操作和建立RTL工程的过程类似,只是在建立过程中的Project Type需要选择Post-Synthesize Project类型,关于源代码(RTL)工程的建立方法可参考“紫光FPGA开发系列(二)”的介绍。

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图1:网表工程设置界面

在设置工程类型后,点击Next进入添加设计源文件界面,在此页面可选择需要添加的网表文件。对于Synplify来说,综合后的网表文件为.vm后缀,这个网表可以在Synplify三方综合工具的文件夹中找到,对于使用PDS综合的RTL工程,综合完成以后也可以产生.vm文件,可以直接从synthesize目录中将.vm文件拷贝出来。

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图2:添加网表文件

添加.vm文件后的网表工程界面如下图所示。

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图3:网表工程主界面

添加完VM文件以后,进入添加约束界面(此步骤可暂时跳过),随后进入器件选择界面;需要注意在此步骤选择的器件型号型号要和RTL源代码工程使用的器件信息一致;点击Summary界面的Finish按钮,后综合(VM)工程创建完成。

网表工程的资源映射、布局布线、时序分析、bit文件产生等操作将在后续教程中介绍,敬请期待。

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