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集成电路逻辑BIST架构

逻辑BIST架构

动机

内置逻辑模块观察器(BILBO)

测试/时钟系统

测试/扫描系统

循环自测路径(CSTP)BIST

电路初始化

环回硬件

测试点插入

小结

 

动机

具有多个芯片的复杂系统需要复杂的逻辑BIST体系结构

BILBO和测试/时钟系统

测试长度更短,更多的BIST硬件

STUMPS和测试/扫描系统

测试时间更长,BIST硬件更少

循环自检路径

硬件少,缺陷覆盖率低

优点:更便宜的系统测试,成本:更多的硬件

必须修改BIST的全合成电路以提高缺陷覆盖率

初始化,环回,测试点硬件

内置逻辑模块观察器(Built-in Logic Block Observer,BILBO)

D触发器,码型发生器,响应压缩器和扫描链的组合功能 

通过扫描零将所有触发器重置为0

C:\WINNT\Profiles\bushnell\bookfoils\bist\vabilbo.tif

图1 内置逻辑模块观察器

 

BILBO用法示例 

SI (Scan In) – 扫描入

SO (Scan Out)– 扫描出

特征多项式:1 + x +…+ xn

被测电路 ( Circuit Under Test, CUT ) A和C:BILBO1为MISR,BILBO2为LFSR

CUTB:BILBO1为LFSR,BILBO2为MISR

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图2 测试配置案例

 

BILBO串行扫描模式 

B1 B2 =“ 00”

黑粗线显示启用的数据路径

C:\WINNT\Profiles\bushnell\bookfoils\bist\bilbserial2.tif

图3 BILBO串行扫描模式

 

BILBO LFSR模式生成器模式

B1 B2 =“ 01”

C:\WINNT\Profiles\bushnell\bookfoils\bist\bilblfsr2.tif

图4 BILBO LFSR模式生成器模式

 

BILBO在D 触发器(普通)模式下

B1 B2 =“ 10”

C:\WINNT\Profiles\bushnell\bookfoils\bist\bilbdff2.tif

图5 BILBO在D 触发器(普通)模式下

MISR模式下的BILBO

B1 B2 =“ 11”

C:\WINNT\Profiles\bushnell\bookfoils\bist\bilbmisr2.tif

图6 MISR模式下的BILBO

 

测试/时钟系统示例

每个时钟周期都要测试新的缺陷集

最短的花样长度

1000万个BIST向量,200 MHz测试/时钟;

测试时间= 10,000,000 / 200 x 106 = 0.05 s

比测试/扫描更短的缺陷模拟时间

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图7 测试/时钟系统示例

 

测试/扫描系统

在1个时钟向量期间测试了新缺陷,并具有完整的扫描链移位

每次测试所需的时间比测试/时钟多得多

优点:扫描链和MISR的合理组合可减少MISR的位宽

缺点:测试模式设置时间长得多,会引起缺陷仿真问题

输入模式–时移和重复

相互关联–降低缺陷检测效率

使用XOR网络进行相移和去相关

 

STUMPS ( Self Testing Using MISR and Parallel SRSG) 使用MISR和并行SRSG进行自我测试示例

SR1…SRn – 25个全扫描链,每个200位

500个芯片输出,需要25位MISR(不是500位)

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图8 STUMPS示例

 

使用MISR和并行SRSG进行自我测试 STUMPS 

测试程序:

从LFSR扫描模式到所有扫描链(200个时钟)

切换到正常功能模式并使用系统时钟为1 x

将链扫描到MISR(200个时钟)中,在此处压缩测试结果 重叠步骤1和3

要求:

每个系统输入均由扫描链驱动

每个系统输出都被束缚在扫描链中或驱动另一个正在采样的芯片

替代测试/扫描系统

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图9 替代测试/扫描系统

 

BILBO与STUMPS与ATE LSSD:

电平敏感扫描设计 ( Level-sensitive scan design)

ATE速率:325 MHz, 系统时钟频率:1 GHz

P=模式数 L =最大扫描链长度

CP= 时钟周期= 10-9 s

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测试时间– BILBO:P x CP STUMPS:P x L x CP ATE:P x L x CP x k

外部测试和ATE:比BILBO长307倍, STUMPS:比BILBO长100倍

由于额外的扫描链移动

 

循环自测路径(Circular Self-Test Path, CSTP)BIST

组合模式生成器和响应压缩器集成到一个设备中

使用配置为循环移位寄存器的综合硬件触发器

非线性数学BIST系统

叠加不成立

触发器自测单元 – CSTP链中先前触发器的Q状态与D异或

MISR特征多项式:f(x)= xn + 1

难以计算缺陷覆盖率 CSTP系统

CSTP系统

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图10 CSTP系统

 

CSTP系统的示例

朗讯科技针对4种ASIC的CSTP BIST:

测试了4个中的3个, 除了: 输入/输出缓冲器和输入多路选择器 (MUX)

BIST额外成本:逻辑– 20%,芯片面积– 13%

钳滞缺陷覆盖率– 92%

 

电路初始化

全扫描BIST –在启动BIST之前移入扫描链种子

部分扫描BIST –在BIST启动之前初始化所有触发器至关重要

否则,我们会将X记入MISR,

标记不是唯一的且不可重复

通过以下方式发现初始化问题:

建模所有BIST硬件

将所有触发器设置为X

使用BIST硬件对CUT进行运行逻辑仿真

如果MISR以带有X的标记的BIST周期结束,则必须添加可测试性设计初始化硬件

在触发器上添加MS(主设置)或MR(主复位)线,并在BIST开始之前对其进行激励

否则: 中断触发器的所有周期

应用部分BIST同步序列来初始化所有触发器

打开MISR以压缩响应

 

与系统输入隔离

在测试过程中,必须将BIST电路和被测电路与正常系统输入隔离开:

输入MUX

隔离门– AND门 – 将0应用于第二个AND门输入,阻止正常系统输入

注意:BIST不能测试所有输入MUX或隔离门硬件

必须在外部或通过边界扫描进行测试(稍后介绍)

环回电路 (Loop-Back Circuit)

将输出环回输入:

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图11 环回电路

 

带环回的系统测试 

环回电路激励整个系统

使用边界扫描来测试芯片互连

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图12 带环回的系统测试

 

测试点插入

BIST不能检测到所有缺陷: 测试模式不足以测试所有缺陷

综合后 ( synthesis) 修改电路以提高信号可控性

可观察性增加– 将内部信号路由到MISR中的额外触发器或将XOR路由到MISR中的现有触发器

0和1注入 

当”测试“ 和 “S” 为1时,将b强制为0

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当”测试“ 和 “S” 为1时将b强制为1

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图13 逻辑 0和1注入

 

测试点激活 

四个测试时期 Φ0,Φ1,Φ2,Φ3

相位解码器:在不同的相位启用不同的部分

在每个应用指定的测试图案计数

示例:

gt= 0在Φ1和 Φ2中,所以c1 = 0

gt= 1在Φ0和 Φ3中,所以c1 = g

ht= 1在Φ2和 Φ3中,所以c2 = 1

ht= 0在Φ0 和 Φ1中,所以c2 = h

 

测试点激活器

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图14 测试点激活器

 

小结

逻辑BIST系统架构

优点: 更高的缺陷覆盖率, 全速测试, 更少的系统测试,现场测试和诊断成本

缺点: 硬件成本较高

架构:BILBO,测试/时钟,测试/扫描

需要DFT进行初始化,环回和测试点

 

Posted in 数字集成电路

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