Menu Close

集成电路内存和延迟缺陷内置自检

内存和延迟缺陷内置自检

定义

静态RAM March Test BIST

带MISR的SRAM BIST

相邻模式敏感缺陷(NPSF)DRAM BIST

透明测试

复杂的例子

延迟缺陷BIST

总结

 

定义

并发 (Concurrent) 内置自检( Built-In Self-Testing, BIST ) – 正常系统运行时发生的内存测试

透明测试 – 非并行的内存测试,但保留测试开始之前的原始内存内容

LFSR和反向模式LFSR 

或非门 ( NOR) 强制LFSR进入全0状态

获取所有2n模式

C:\WINNT\Profiles\bushnell\bookfoils\bist\updownlfsr.tif

普通LFSR: G(x)= x3 + x + 1

反向LFSR: G(x)= x3 + x2 + 1

图1 LFSR和反向模式LFSR

 

上/下LFSR

首选内存BIST模式生成器

满足March的测试条件

%title插图%num

图2 上/下LFSR

 

上/下LFSR模式序列

%title插图%num

图3上/下LFSR模式序列

 

相互比较器

同时测试4个或更多的内存阵列:

将相同的测试命令和地址同时应用于所有4个阵列

当一个 dj(响应)与其余的不同时评估错误

%title插图%num

图4 相互比较器

 

相互比较器系统 

带相互比较器的Memory BIST

%title插图%num

优点:不需要存储或生成良好的机器响应

图5 带相互比较器的Memory BIST

 

并行内存BIST

%title插图%num

图6 并行内存BIST

 

并行内存March C

将MUX添加到写入驱动程序的输入中:

选择普通数据输入或左邻感测放大器输出

在自检期间创建移位寄存器

普遍化任何March测试以测试数组行中的n位字

(x)n表示重复x操作n次

示例:March Cn

%title插图%num

 

MATS + RAM BIST

对于单位字 (Word) – 可以泛化为n位字

需要地址MUX – 将行解码器从普通输入切换到地址步进器(即上/下LFSR)

需要以下状态数: 2x March元素数+ 3

三种额外状态: 启动,错误,更正

芯片面积额外成本:1%至2% – 广泛使用

状态转换图

C:\WINNT\Profiles\bushnell\bookfoils\bist\statetrans.tif

图7 状态转换图

 

带有MISR的SRAM BIST 

使用MISR压缩存储器输出

通过重复测试来控制别名:

具有不同的MISR反馈多项式

具有相反顺序的RAM测试模式

March测试:

%title插图%num

未经验证可检测耦合或地址解码器缺陷

 

带MISR的BIST系统

%title插图%num

图8 带MISR的BIST系统

 

邻域模式敏感缺陷DRAM BIST

两项测试:

MATS+(捕获地址解码器缺陷)

静态NPSF –类型1邻域,2组方法,操作数:58 n

芯片面积额外成本:0.09%,1 Mb DRAM

静态NPSF缺陷模型:

静态权重敏感缺陷(Weight-Sensitive Fault ,WSF)

更改基本单元格的内容,具体取决于已删除邻域中1的数量

权重敏感缺陷

K ≡ 邻域大小

t- WSF – 当删除的邻域模式具有以下情况时发生:

t格为“ 1”

k – t –1格为“ 0”

正WSF – 由于缺陷,基本单元只能更改0 →1

负面的WSF – 反之亦然

测试检测所有正静态和负静态t- WSF(0⋜ t ⋜4),检测所有静态NPSF

WSF NPSF测试

步骤0:{假设所有单元格都初始化为0};

步骤1:{已删除的邻域p2}

向组1的所有单元格A和所有单元格B中写入1;

读取第1组的所有基本单元“ b”;

向组1的所有单元B写入0;

步骤2:{已删除邻域p3}

向组1的所有单元格D中写入1;

读取第1组的所有基本单元“ B”; t = 0案例删除

向组1的所有单元A写入0;

步骤3:{已删除的邻域p5}

向组1的所有单元格C中写入1;

读取第1组的所有基本单元“ b”;

将0写入组1的所有单元格C;

步骤4:{已删除邻域p6}

向组1的所有单元B中写入1;

读取第1组的所有基本单元“ b”;

向组1的所有单元D中写入0;

步骤5:{已删除邻域p4}

向组1的所有单元格C中写入1;

读取第1组的所有基本单元“ b”;

向组1的所有单元B写入0;

步骤6:{已删除的邻域p1}

向组1的所有单元格A中写入1;

读取第1组的所有基本单元“ b”;

向组2的所有单元A和所有单元C写入0;

步骤7-12:对第2组重复步骤1-6;

 

WSF响应压缩

三种计数功能: r i- 第i个读操作的结果 

C – 读取完成的次数 

%title插图%num

计数功能值

%title插图%num

NPSF BIST实施

未更改存储单元阵列

额外成本:

%title插图%num

只有地址计数器的大小会随着内存大小的增加而增加

 

透明测试 

保存内存内容的基本规则:

对内存中存储的数据进行偶数次补充

要使任何内存测试透明:

假设单元格c包含位v

将v的初始内存读取添加到算法中

用写入write(x ⨁ v)操作替换单元c的所有写入write x

如果对c的最后一次写操作返回v,请添加额外的读写操作以补充单元格内容

 

透明的BIST控制器

要获得标记:

不做任何写就运行测试– 计算标记

通过读写操作重新运行测试

将实际标记与第一阶段标记进行比较

必须同时生成两者:

标记预测响应

实际测试顺序

March C:

透明的BIST 面积额外成本– 1.2%

普通内存的BIST面积额外成本– 1.0%

朗讯科技 ( Lucent)

综合业务数据网(ISDN)交换机

%title插图%num

图9 朗讯综合业务数据网(ISDN)交换机框图

 

朗讯ISDN电话交换机硬件

PCM:脉冲编码调制

在交换机中使用中间端口环回进行测试

BIST将系统逻辑门增加了4%

BIST电路板面积额外成本:1%

良率略有下降

通过BIST获得60%的钳滞缺陷覆盖率

通过外部ATE大大提高了缺陷覆盖率

使用BIST编写诊断程序更容易,运行速度快8倍

朗讯科技示例

控制RAM

%title插图%num

图10 控制RAM示例

 

循环BIST使用

%title插图%num

图11 循环BIST使用

 

朗讯的BIST的成功

针对这些内存缺陷的测试达到了98%的缺陷覆盖率:

钳滞缺陷SAF

过渡 ( Transition)

NPSF

98%的钳滞 (SAF) 缺陷覆盖率,适用于随机逻辑

优点:可以测试随机逻辑和内存的组合

延迟缺陷测试危害问题

延迟沿虚线路径分布– 连线和逻辑门

%title插图%num

图12 延迟缺陷测试危害

 

延迟缺陷测试发生器

测试无效问题:

偏离路径的导线(未进行测试)的延迟使测试过程感到困惑,并导致该过程得出被测路径良好的结论,而实际上却存在严重的延迟缺陷

该情况发生是因为对危害进行了采样,而不是路径上的最终过渡

单一输入更改(Single input changing,SIC)模式生成器可减少无效- 两种已知方法:

使用格雷码 ( Gray Code) 模式生成器

使用Johnson计数器(备用模式为LFSR)

延迟缺陷BIST模式生成

%title插图%num

图13 延迟缺陷BIST模式生成

 

小结:

 

由于以下原因,BIST获得了可测试性插入的认可:

减少芯片面积额外成本(内存BIST仅占芯片面积的1-3%)

允许分割测试问题

Memory BIST – 广泛使用,< 1%的额外成本

随机逻辑BIST,额外成本为13%到20%

实验方法只有6.5%的额外成本

IBM和Lucent Technologies在某些产品中使用

延迟缺陷BIST – 实验阶段

 

Posted in 数字集成电路

发表评论

相关链接