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Quartus II 图形输入法自底向上的设计方法

在中小型的工程设计中,由于工程相对简单,合作的团队或个人很少,有的工程可能就由一个人完成。这样的工程分解起来容易,模块之间清晰,经常会采用自底向上的设计方法,即先从最底层的逻辑设计开始逐步形成一个工程项目。优点是每个小的子模块都可得到充分验证,在组装成复杂模块时可以减少验证时间。缺点是一旦工程复杂,自底向上的设计方法由于缺乏大局观,很容易发生偏差,有的甚至在工程中不能使用。下面以4位全加器为例介绍Quartus II图形输入自底向上的设计方法及设计步骤。

 

1.四位全加器设计步骤:

  • 打开上一节一位全加器的工程,并打开fadd1.bdf文件。菜单File–>Create/Update, 打开图1界面。%title插图%num

图1

  • 在图1界面中选择Create Symbol Files for Current File,为当前文件创建符号。跳出界面如图2,

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图2

  • 在图2中接受默认名称,并存储在当前工程目录中,点击save。这样就为fadd1.bdf文件创建了一个符号,关闭fadd1.bdf文件
  • 新建图形界面,双击编辑区空白处,跳出对话框如图3,

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图3

  • 在图3的对话框中左侧,在Libraries中找到Project 并展开,就会发现有一个fadd1的符号。选中并点击OK。回到编辑界面。在编辑区双击添加的符号,可以看到其底层就是上节内容介绍的一位全加器(fadd1.bdf),关闭fadd1.bdf。将fadd1的符号复制4份并添加输入、输出接口。修改输入输出的名称,连接各个符号形成四位全加器,连接如图4所示。

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图4

  • 完成图4的设计后另存为fadd4.bdf, 编译,管脚锁定,就可以下载到FII-PRA006/010的开发板上进行实验。由于FII-PRA006的输入开关只有8个,因此可以见ci接地,编译测试。再修改接高电平进行全面测试。有关FII-PRA006/010的管脚映射请参照,FII-PRA006/010的硬件使用手册。关于4位全加器的仿真参照上一节的内容和步骤。

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图5

 

2.扩展设计

利用同样的方法可以轻松设计8位全加器,16位全加器,以及32位全加器等。

  • 混合设计

从上面的设计流程可以看出,从fadd1.bdf设计图纸可以生成fadd1.bsf,在更高层次调用,同样也可以利用Verilog 或VHDL等设计1位全加器生成.bsf文件,在更高层次调用。

  • 输入、输出向量及总线的使用

从图5可以看出,所有的输入、输出都是单个信号,当信号很多时,连线会变得非常复杂,而且凌乱。因此需要向量输入、输出及总线连接总线到单信号需要NET传递,如图6所示。

注意:在图形界面下的向量表示与Verilog的格式不同,在Verilog中向量是“:”隔开的,如a[3:0],而图形向量是“..” 隔开的,如a[3..0],在使用时要注意。

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图6

图6生成符号比较规整,利用向量自动生成总线符号,8位全加器的连线如图7所示。

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图7

3.总结

可见利用图形设计界面可以实现自底向上的设计,也可以实现自顶向下的设计。下一节内容将讲解如何利用图形设计输入实现自顶向下的设计。

  • 练习:
  1. 利用Verilog设计一位全加器,生成fadd1.bsf , 再由fadd1.bsf完成4位全加器的设计。
  2. 在Quartus II的图形编辑界面练习使用总线,net,向量输入、输出等设计16位全加器。

 

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