可测性（DFT）设计：部分扫描和扫描变化
定义
部分扫描架构
历史背景
循环和非循环结构
通过循环中断进行局部扫描
S图和MFVS问题
测试生成和测试统计
部分扫描与完全扫描
部分扫描触发器
随机访问扫描（RAS）
扫描保持触发器（SHFF）
总结
部分扫描定义
触发器的一部分被扫描。
目标：
最小化面积额外成本和扫描序列长度，但达到所需的缺陷覆盖率
从扫描中排除选定的触发器：
提高性能
允许违反有限的扫描设计规则
允许自动化：
在扫描触发器选择中
在测试生成中
较短的扫描序列
部分扫描架构
图1 部分扫描架构
部分扫描的历史
从Trischler等人的ITC-80的可测性方法中扫描触发器选择；不太成功。
组合ATPG的使用：
Agrawal等人，D＆T，88年4月
用于初始缺陷覆盖的功能向量
扫描ATPG选择的触发器
Gupta等人，IEEETC，90年4月
平衡结构
有时需要较高的扫描百分比
时序ATPG的使用：
Cheng and Agrawal，IEEETC，90年4月；
Kunzmann和Wunderlich，JETTA，90年5月
创建无周期的结构以实现高效的ATPG
时序ATPG的困难点
可初始化性差。
状态变量的可控性/可观察性差。
门数，触发器数量和顺序深度不能解释问题。
循环是造成复杂性的主要原因。
ATPG实验：
图2 ATPG实验
对标电路
图 3对标电路
无周期示例
图 4 无周期示例
相关结果
定理8.1：无循环电路总是可初始化的。如果存在任何非触发器缺陷，也可以将其初始化。 定理8.2：无循环电路中的任何非触发器缺陷最多可以通过dseq + 1个矢量来检测。
ATPG的复杂性：为了确定缺陷在循环电路中不可测，使用九值逻辑的ATPG程序可能必须分析9的Nff次方个时间帧，其中Nff是电路中触发器的数量。
部分扫描方法
选择最少的触发器进行扫描，以消除所有循环。
或者，为保持较低的额外成本，只有较长的循环可以消除。
在一些具有大量自循环的电路中，除自循环以外的所有循环都可以消除。
最小反馈顶点集问题 ( MFVS, Minimum Feedback Vertex Set )
对于有向图，找到基数最小的一组顶点，以使该顶点集的删除使图成为非循环的。
最小反馈顶点集（minimum feedback vertex set ，MFVS）问题是非确定性多项式完全问题 ( Non-deterministic Polynomial Complete, NP-complete) ；实际的解决方案使用启发式方法。
最小化非循环图深度的第二个目标很有用。
图 5 最小反馈顶点集问题
测试生成
扫描和非扫描触发器由单独的时钟输入端控制：
普通模式–两个时钟都处于活动状态
扫描模式–仅激活扫描时钟
时序 ATPG模型：
扫描触发器被输入端和输出端取代
时序用于生成测试的ATPG程序
在扫描模式下应用长度为nsff + 4的扫描寄存器测试序列001100…
每个ATPG向量之前都有一个扫描输入序列以设置扫描触发器状态
在每个向量序列的末尾添加一个扫描序列
测试长度=（nATPG + 2）nsff + nATPG + 4个时钟
部分扫描示例
电路：TLC
355个逻辑门
21个触发器
图 6 部分扫描示例
测试长度统计
图 7 测试长度统计
部分扫描与完全扫描：S5378
图 8 部分扫描与完全扫描
触发器用于部分扫描
使用具有LSSD触发器多路复用器的普通扫描触发器（SFF）。
扫描触发器需要单独的时钟控制：
使用单独的时钟引脚
或为单个时钟引脚使用替代设计
图 9 触发器用于部分扫描
随机访问扫描（Random-Access Scan，RAS）
图10随机访问扫描
RAS 触发器 ( RAM 单元 )
图11 RAS 触发器
RAS应用
逻辑测试：缩短测试时间。
延迟测试：易于生成单输入变化（SIC）延迟测试。
优点：RAS可能适用于某些架构，例如将内存实现为RAM块的架构。
缺点：不适用于随机逻辑架构
高额外成本–门添加到SFF，地址解码器，地址寄存器，额外的引脚和布线
扫描保持触发器（Scan-Hold Flip-Flop，SHFF）
图12 扫描保持触发器
控制输入HOLD使输出保持稳定在触发器的先前状态。
应用领域：
减少扫描过程中的功耗
在扫描测试中隔离异步器件部分
延迟测试
小结
部分扫描是一种广义的扫描方式； 扫描范围从0到100％。
消除长周期可以通过时序ATPG来提高可测性。
消除所有循环和自循环，可以组合使用ATPG。
部分扫描具有较低的额外成本（面积和延迟），并缩短了测试时间。
部分扫描允许有限地违反扫描设计规则，例如，一个关键路径上的触发器可能无法扫描到。
