集成电路可测试性设计 – 全扫描

可测试性设计（Design for Testability， DFT）：全扫描

 

定义

Ad-hoc方法

扫描设计

设计规则

扫描寄存器

扫描触发器

扫描测试序列

间接成本

扫描设计系统

总结

 

定义

可测试性设计（DFT）是指使测试生成和测试应用具有成本效益的那些设计技术。

 

数字电路的DFT方法：

Ad-hoc方法

结构化方法：

扫描 （ Scan）

局部扫描 （Partial Scan）

内置自测（Built-in self-test ，BIST）

边界扫描 （Boundary Scan）

 

混合信号电路的DFT方法：

模拟测试总线

Ad-hoc DFT方法

通过项目经验学习的良好设计实践将用作指导原则：

避免异步（无时钟）反馈。

使触发器可初始化。

避免冗余门。

避免使用大扇入 ( Fanin) 逻辑门。

为难以控制的信号提供测试控制。

避免使用门控时钟。

考虑ATE的需求（三态门等）

由资深人员或设计审核工具( 软件) 进行设计审查。

Ad-hoc DFT方法的缺点：

资深人员和工具并非总在身边。

测试生成通常是手动的，不能保证较高的缺陷覆盖率。

可能需要进行迭代设计。

 

扫描设计

电路是根据预先指定的设计规则进行设计的。

将测试结构（硬件）添加到经过验证的设计中：

添加测试控制（test control ，TC）为主要输入。

在测试模式下，用扫描触发器（scan flip-flops，SFF）替换触发器并连接以形成一个或多个移位寄存器。

使每个扫描移位寄存器的输入/输出可通过芯片的输入/输出进行控制/观察。

使用组合式ATPG来获得组合逻辑中所有可测试缺陷的测试。

添加移位寄存器测试并将ATPG测试转换为扫描序列以用于制造测试。

 

扫描设计规则

所有状态变量仅使用时钟控制的D型触发器。

至少必须有一个输入引脚可用于测试; 可以使用更多的引脚（如果有）。

所有时钟必须由输入端控制。

时钟不能馈入触发器的数据输入。

 

纠正违反规则的设计 

所有时钟必须由输入端控制。

图 1 纠正违反规则的设计

 

扫描触发器（SFF）

图 2 扫描触发器

 

电平敏感的扫描设计 – 触发器（LSSD-SFF）

图 3 电平敏感的扫描设计

 

添加扫描结构

图 4 添加扫描结构

 

组合测试向量

图 5 组合测试向量

 

组合测试向量 2

图 6 组合测试向量 2

 

测试扫描寄存器

在应用扫描测试序列之前，必须先对扫描寄存器进行测试。

移位顺序00110011。 。 。 在扫描模式（TC = 0）中，长度为nsff + 4的信号在所有触发器中产生00、01、11和10跳变，并在扫描输出处观察结果。

总扫描测试长度：（ncomb + 2）nsff + ncomb + 4个时钟周期。

示例：2,000个扫描触发器，500个组合向量，总扫描测试长度约为106个时钟。

多个扫描寄存器可以缩短测试时间。

 

多个扫描寄存器

扫描触发器可以分布在任意数量的移位寄存器中，每个移位寄存器具有单独的扫描输入和扫描输出引脚。

测试序列的长度由最长的扫描移位寄存器决定。 

只需一个测试控制（ Test Control, TC）引脚即可。

图 7 多个扫描寄存器

 

扫描间接成本 

IO引脚：需要起码一个引脚。 

芯片面积间接成本：

逻辑门间接成本= [4 nsff /（ng + 10nff）] x 100％，其中ng =组合逻辑门； nff =触发器；

示例：ng = 100k门，nff = 2k触发器，间接成本= 6.7％。

更准确的估计必须考虑扫描布线和布局区域。

性能间接成本： 

在组合路径中增加了复用器延迟； 大约是两个逻辑门延迟。

由于额外的扇出，导致触发器输出负载增加； 大约 5-6％。

 

分层扫描 

扫描触发器在链接子网之前先在子网内建立链接。

优点：

自动扫描插入网表

保留电路层次结构 – 有助于调试和设计更改

缺点：芯片布局不理想。

图8 分层扫描

 

优化扫描布局布线

图 9 优化扫描布局布线

 

扫描区域间接成本

活跃区域的线性尺寸：

X =（C + S）/ r

X’=（C + S + aS）/ r

Y’= Y + ry = Y + Y（1-b）/ T

面积间接成本：

= (X’Y’-XY )/XY x 100％

= [（1 + as）（1+ (1-b)/Ť）– 1] x 100％

=（as + (1-b)/Ť）x 100％

其中：

y =布线通道尺寸，连线宽度+间距

C =总组合单元元宽度

S =总非扫描触发器单元宽度

s =局部触发器单元的面积 = S /（C + S）

a = 扫描触发器单元宽度局部增加

r =单元格行数或布线通道数

b =活跃区的布线通道数

T =布线通道中的单元高度 通道尺寸y表述

 

扫描布局布线 

2000门CMOS芯片

有触发器单元的局部面积，s = 0.478

扫描触发器（SFF）单元宽度增加，a = 0.25

布线区域分数，b = 0.471

布线区域单元格高度，T = 10

计算出的间接费用= 17.24％

实际测量数据：

图 10 扫描布局布线实际测量数据

 

ATPG示例：S5378 原版的

图11 ATPG示例

 

自动扫描设计

图12自动扫描设计

 

时序和功耗 

扫描路径上小的延迟和时钟偏斜可能会导致竞争状况。

扫描路径上较大的延迟需要较慢的扫描时钟。

动态多路复用器：非TC和TC信号之间的偏移会导致D和SD输入的瞬时短路。

扫描期间组合电路中的随机信号活动会导致额外的的功耗。

 

小结：

扫描是最流行的DFT技术：

基于规则的设计

自动DFT硬件插入

联合ATPG

优点： 

设计自动化

缺陷覆盖率高； 有助于诊断

分层次 – 可扫描测试的模块可轻松组合到大型可扫描测试的系统中

中等面积（〜10％）和速度（〜5％）的额外成本

缺点： 

测试数据量大，测试时间长

基本上是慢速（直流）测试