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IDDQ 电流测试

IDDQ 电流测试

定义

IDDQ测试检测到的缺陷

IDDQ测试的向量生成

全扫描

安静测试

仪器难点

Sematech研究

IDDQ测试的局限性

总结

 

动机

1990年代初期- 生产线每百万(dpm)芯片有50到1000个芯片有缺陷

IBM希望获得每百万(dpm)芯片3.4个芯片有缺陷(0缺陷,6 s)

减少缺陷的常规方法:

增加测试缺陷覆盖率

增加老化范围

提高静电损坏意识

减少缺陷的新方法:

IDDQ测试– 对失效影响分析也很有用

 

IDDQ测试的基本原理

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测量通过Vss总线的IDDQ电流

图 1 IDDQ测试的基本原理

 

IDDQ测试检测到的缺陷

IDDQ测试检测到钳滞的缺陷

有钳滞缺陷行为的桥接缺陷

Levi–逻辑节点到VDD或VSS的桥接– 很少

晶体管栅氧化层低于1 K欧姆至5 K欧姆

浮动MOSFET栅极缺陷–不能完全关断晶体管

NAND开路缺陷– 浮栅

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图 2 NAND开路缺陷–浮栅

 

浮栅缺陷 

逻辑门输入的微小断裂(100 – 200埃)使导线通过电子隧穿耦合

延迟缺陷和IDDQ缺陷

大的开路导致的钳滞缺陷– IDDQ测试无法检测到

如果Vtn <Vfn <VDD-| Vtp | , 然后可以通过IDDQ测试检测到

多个IDDQ缺陷示例

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图3 多个IDDQ缺陷示例

 

浮栅的电容耦合

Cpb– 从多晶硅到衬底的电容

Cmp– 重叠的金属线到多晶硅

浮动栅极电压取决于电容和节点电压

如果n型场效应管和p型场效应管获得足够的栅极电压以将其导通,则IDDQ测试会检测到此缺陷

K是晶体管增益

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图 4 浮栅的电容耦合

 

IDDQ电流传输特性

Segura等 – 具有浮栅缺陷的5个缺陷反向器链路 (1-5)

C:\WINNT\Profiles\bushnell\bookfoils\iddqfigs\tchar.tif

图 5 IDDQ 电流传输特性

 

桥接缺陷S1 – S5

由绝对短路(<50 W)或更高的电阻R引起

Segura等: 通过3个CMOS反向器链进行评估的桥接测试

IDDQRb 在Rb > 50 KW或0 <= Rb <=100 KW 时测试缺陷

当Vin = 5 V桥接节点处于相反逻辑值时的最大偏差

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图6桥接缺陷

 

S1 IDDQ取决于K,Rb

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图 7 S1 IDDQ

 

CMOS晶体管钳滞开路缺陷

IDDQ测试有时可以检测到缺陷

由于体效应而在实践中起作用

 

延迟缺陷

大多数随机CMOS缺陷会导致时序延迟错误,而不是灾难性失效

许多延迟缺陷是由IDDQ测试检测到的– 逻辑门的延迟切换使IDDQ升高

IDDQ测试未检测到延迟缺陷

互连中的缺陷引起的电阻

晶体管阈值电压增加的缺陷

 

漏电缺陷

栅极氧化物的短路会导致栅极与源极或栅极与漏极之间漏电

毛和古拉提 ( Mao and Gulati) 渗漏缺陷模型: 

漏电路径标记:fGS,fGD,fSD,fBS,fBD,fBG G =栅极,S =源极,D =漏极,B =衬底

假设短路不会改变逻辑值

 

弱缺陷 

nFET当等于5 V – Vtn时传送逻辑1

pFET当等于0 V + | Vtp | 时传送逻辑 0

弱缺陷– C开关中的一个器件无法打开

导致C开关中的逻辑值退化

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图 8 弱缺陷

 

电路路径

晶体管钳滞缺陷

由于栅极氧化短路(gate oxide short , GOS)

k= 短路点到漏极的距离

Rs= 短路电阻

IDDQ2当前结果显示提升了3或4个数量级

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图9晶体管钳滞缺陷

 

栅氧化层短路

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图 10 栅氧化层短路

 

逻辑/ IDDQ测试区

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图 11 逻辑/ IDDQ测试区

 

缺陷覆盖率指标

电导缺陷模型(Malaiya和Su)

监控IDDQ以检测所有漏电缺陷

证明钳滞的缺陷测试仪可用于产生最小的漏电缺陷测试仪

短路缺陷覆盖范围

处理逻辑门内部桥接,但可能处理不了门之间的桥接

伪钳滞缺陷覆盖

电压滞留缺陷覆盖率,包含晶体管内部短路缺陷覆盖范围和硬钳滞缺陷覆盖率

 

IDDQ缺陷模型的缺陷覆盖率

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图12 IDDQ缺陷模型的缺陷覆盖率

 

全扫描矢量选择– Perry

使用电压测试和全扫描进行IDDQ测试

当电压矢量组达到内部扫描边界时测量IDDQ电流

将所有节点,输入和输出设置为已知状态

停止时钟并应用最小IDDQ电流向量

等待30 ms的稳定时间,以75 uA极限值测量IDDQ,精度为1 uA

安静测试的漏电缺陷检测-毛和古拉提 ( Mao and Gulat )

敏感漏电缺陷

检测 – 2个必须具有相反的逻辑值,带漏电的晶体管端口,并处于驱动强度

非驱动,高阻抗状态将不起作用 – 电流无法通过它们

弱缺陷检测 – P1(N1)开路

将IDDQ从0 uA提高到56 uA

C:\WINNT\Profiles\bushnell\bookfoils\iddqfigs\maoexample.tif

图13 弱缺陷检测 – P1(N1)开路

 

第二个弱缺陷检测示例

除非 I3 = 1,否则无法检测到

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图 14 第二个弱缺陷检测示例

 

分层向量选择

生成完整的钳滞缺陷检测

表征每个逻辑组件 – 相关输入/输出逻辑值和内部状态:

到漏电缺陷检测

到弱缺陷的敏感度/传输能力

使用开关级仿真

将信息存储在漏电和弱缺陷表中

逻辑模拟钳滞缺陷测试 – 使用表格查找每个矢量检测到的缺陷

不再进行开关级仿真

 

漏电缺陷表

k= 器件输入输出引脚数

n= 器件包含晶体管个数

m= 2的k次方(输入/输出组合的数量)

mx n矩阵,M代表表格

每个逻辑状态 – 1个矩阵行

条目mi j =八次漏电缺陷信息

影射:fBG fBD fBS fSD fGD fGS

如果检测到漏电缺陷,则子条目mi j = 1

漏电缺陷表示例

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图 15 漏电缺陷表示例

 

弱缺陷表 

弱缺陷: 

对缺陷器件的输入/输出状态敏感

由缺陷器件的输入/输出状态或由弱缺陷节点驱动的器件的输入/输出状态传输

使用弱缺陷检测,敏感度和传输表

 

安静测试的结果

如果矢量测到了1个新的漏电/弱电缺陷,选择它进行IDDQ测量

示例电路:

C:\WINNT\Profiles\bushnell\bookfoils\iddqfigs\quieexam.tif

图 16 示例电路

 

逻辑和IDDQ测量结果

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图 17 逻辑和IDDQ测量结果

 

安静测试的结果

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图 18 安静测试的结果

 

仪表问题

需要在时钟> 10 kHz时测量 <1 uA电流

片外IDDQ测量降低

CMOS IC瞬态电流的脉冲宽度

测试探针的阻抗负载

测试仪中的漏电流

测试仪负载板噪声大

电流测量速率比电压测量速率慢得多

 

Sematech研究 

IBM图形控制芯片– CMOS ASIC,166,000个标准单元门

0.8毫米静态CMOS,0.45毫米晶体管(Leff),40至50 MHz时钟,3个金属层,2个时钟 芯片里由全边界扫描

测试:

扫描刷新– 25 ns闩锁到闩锁延迟测试

99.7%的基于扫描的钳滞缺陷(400 ns速率的慢速)

52%的SAF覆盖功能测试(手动创建)

90%过渡延时缺陷覆盖率测试

96%的伪粘滞缺陷率IDDQ测试。

 

Sematech结果 

测试过程: 晶圆测试 — 封装测试 — 老化和再测 — 特性及失效分析

未通过部分(但并非全部)测试的设备数据。

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图 19 Sematech结果

 

Sematech结论 

很难找到区分IDDQ和延迟测试的好坏器件的要点

大多数通过功能测试,在其他方面不合格

大多数通过所有测试,IDDQ > 5 uA失败

大比例器件通过了粘滞测试和功能测试,

在延迟和 IDDQ 测试失败

大比例器件在钳滞和延迟测试失败

但却通过IDDQ和功能测试

延迟测试捕获了芯片在高温老化芯片时的延迟 – 但芯片在较低的高温下通过测试。

 

IDDQ测试的局限性 

亚微米技术增加了漏电电流

晶体管亚阈值导通

难于找到IDDQ门槛来区分好坏芯片

IDDQ测试在下述条件下可行:

当平均缺陷导致的电流大于平均良好IC电流时

IDDQ在测试序列和不同芯片之间的变化很小

现在不大可能获得两个条件

 

小结 

IDDQ测试可提高可靠性,发现导致以下问题的缺陷:

延迟,桥接,弱缺陷以及被静电损坏的芯片

当前阈值无自然断点

获得持续分布 – 双模式会更好

结论:现在需要综合粘滞缺陷,IDDQ和延迟缺陷测试

仍不确定随着芯片功能尺寸的进一步缩小,IDDQ测试是否仍然有用

 

Posted in 数字集成电路

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