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紫光国产FPGA开发系列(二):创建你的第一个PDS源代码工程

本文为北京慧众科芯电子技术有限公司和智芯融网络大学和联合创作,如需转载,请注明:北京慧众科芯电子技术有限公司和智芯融网络大学原创。

北京慧众科芯电子技术有限公司是紫光同创公司CPLD/FPGA产品分销商和技术合作伙伴,可向客户提供紫光同创全系列、高性价比CPLD/FPGA产品,同时可向客户提供器件选型、License申请、原理图设计和审查等售前售后服务,详情欢迎访问:www.hzkxtech.com

1、PDS工程介绍

PDS安装完成且License配置成功后,就可以使用PDS进行CPLD/FPGA开发了,与国外厂家的开发流程类似,PDS也是通过工程的方式综合、器件映射、布局布线、时序分析、bit文件生成等流程进行FPGA开发。

以输入源代码还是网表来区分, PDS可支持建立两种不同的工程类型:

  • 源代码工程,可支持Verilog语言工程、VHDL语言工程和Verilog & VHDL混合语言工程;
  • 后综合网表工程,输入为综合后的网表文件。

本篇主要介绍如何创建源代码工程。

2、源代码工程的建立

在PDS的主界面,点击New Project或通过File下拉菜单选择New Project来创建一个新的PDS工程。

启动New Project界面后,会出现New Project Wizard界面,在此该界面可直接点击Next进入下一操作界面。

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图1:新建工程向导界面

 

在新的窗口里可以指定工程的名称和存储的路径,完成设置后点击Next进入工程类型选择界面。

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图2:指定工程名称和路径

此界面即为确定前面介绍的PDS工程类型,从界面中可以看到PDS工程支持的两种工程类型,其中RTL工程需要综合工具支持,后综合工程不需要使用综合工具。

对于源代码工程需要选择RTL project,后综合工程创建后续将会有专门的教程进行介绍,在此不再叙述。

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图3:选择工程类型

完成工程类型选择以后,点击Next按钮,进入添加设计源文件页面。

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图4:添加或创建源代码文件

在此界面中,用户可以点击Add files来添加已有的Verilog或VHDL文件(可同时添加VHDL和Verilog文件),或者选择Create File来创建新的Verilog或VHDL文件。

以创建文件为例,点击以后会弹出创建新的源文件窗口,具体如图5。用户可在此界面选择文件类型,Verilog或VHDL,同时指定文件的名称和文件存储位置,完成设置后点击OK后返回图4界面,用户在图4界面可继续添加或创建源文件,直至全部文件均添加完毕。

在图4界面用户也可以直接点击Next跳过该操作,等到工程建立以后再添加或创建源文件。

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图5:创建源文件操作界面

在图4界面点击Next可进入添加已存在的IP界面,在该界面用户只能添加已生成的IP文件,无法创建新的IP核。如果用户需要创建新的IP,可直接跳过此步骤,待工程建立以后再通过创建IP界面来添加新IP。

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图6:添加已存在的IP

完成已存在IP添加后,点击Next会进入添加约束界面,具体如下图。

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图7:添加工程约束文件

在该添加约束界面,用户只能添加已有约束或创建新的约束文件,无法直观地在图形化界面进行更为直观的加约束操作,因此建议直接跳过添加约束界面,点击Next后进入Part界面。

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图8:器件信息界面

在该界面需要用户指定器件的详细信息,以紫光同创Logos系列器件PGL12G为例,用户需要在该界面指定期间封装类型、速度等级等,同时该界面还会显示出器件的资源信息,方便用户参考使用。该界面还有一项重要功能是指定综合工具,用户可以根据自己工程的综合需求选择Synplify Pro或者ADS(紫光同创自研综合器)。

再次点击Next进入Summary界面,在此界面可以最后确认一下配置信息是否正确,如有错误,则需点击Back按钮返回到前边的窗口进行修改,确认信息全部无误后,点击Finish返回PDS主界面。

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图9:工程信息界面

此时PDS主界面将出现已建立的工程;在主界面双击FPGA源代码文件可以对源代码进行修改编译。

注:PDS还可支持第三方文本编辑工具,比如UltraEdit,该过程通过Edit->Preferences->Integrated Tools来完成。配置完成后关闭该源代码文件,当再次打开该文件时,将启动第三方文本编辑器。

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图10:PDS工程主界面

在该界面下,用户可以继续添加IP、约束文件、综合、布局布线等操作,具体开发过程将在后续教程里陆续介绍,敬请大家期待。

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