Menu Close

数字集成电路时序逻辑自动测试模式生成 _1

时序电路自动测试模式生成 1

Automatic Test Pattern Generator ATPG

 

时序电路ATPG 时序框架扩展

时序电路ATPG的问题

时序框架扩展 Time-Frame

九值逻辑

ATPG的实施和可驱动性

ATPG的复杂性

无循环和循环电路

异步电路

小结

 

时序电路

时序电路除具有组合逻辑外还具有存储器。

测试时序电路中的缺陷是由一系列向量组成的:

将电路初始化为已知状态

激活缺陷,

将缺陷影响传输到主要输出

时序电路ATPG的方法

时序框架扩展方法

基于仿真的方法

 

示例:串行加法器

%title插图%num

图 1 串行加法器

 

时序框架扩展

%title插图%num

图 2 时序框架扩展

 

时序框架的概念

如果单个钳滞缺陷的测试序列包含n个向量,

复制组合逻辑模块n次

在每个块中放置缺陷 点

使用具有9值逻辑的组合式ATPG生成针对多次钳滞缺陷的测试

 

%title插图%num

 

图 3时序框架的概念

 

逻辑系统示例

%title插图%num

 

图4 逻辑系统

 

五值逻辑(Roth)0, 1,D,非D,X

 

%title插图%num

图5 五值逻辑

 

九值逻辑(Muth)0, 1,1/0,0/1,1 / X,0 / X,X / 0,X / 1,X

%title插图%num

 

图6 九值逻辑

 

ATPG的实施 

根据驱动性能分析,选择一个用于缺陷检测的输出端

根据缺陷类型和反转次数,设置逻辑值1/0或0/1。

考虑所有必要的路径并增加向后时序框架,以合理调整输入的输出值。

如果无法进行调整,则使用可驱动性选择另一个输出,然后重复调整。

如果对于所有可探测的输出而言该过程均失败,则表明该缺陷无法测试到。

如果无法在任何输出上对1/0或0/1进行检测,但可以对1 / X或0 / X进行检测,则表明该缺陷可能被检测到。

 

可驱动性示例

%title插图%num

图7 可驱动性

CC0和CC1是SCOAP组合可控性

传输线的d(0/1)和d(1/0)是驱动一个特定缺陷的影响到该传输线的作用衡量

 

ATPG的复杂性

 

同步电路- 所有触发器均由时钟控制;输入和输出与时钟同步:

无循环电路– 触发器之间无反馈:针对某个缺陷的测试生成不超过时序深度 + 1个时序框架,其中 dseq 是时序深度。

循环电路– 包含触发器之间的反馈:可能需要9的Nff次方个时序框架,其中Nff是触发器的数量。

异步电路– 更高的复杂性!

%title插图%num

图8

 

max =具有9个值的元素的不重复向量的数量= 9的Nff 次方

 

无循环电路

其特点是触发器之间没有周期,并且时序深度为dseq。

dsds是输入和输出之间任何路径上的最大触发器数量。

良好电路和缺陷电路均可初始化。

缺陷的测试序列长度由时序深度 + 1 限制。

 

无循环示例

 

%title插图%num

图9 无循环

 

所有缺陷都是可以测试的。 参见后面的例子

 

循环电路示例

Modulo-3计数器

%title插图%num

 

图10循环电路

 

Modulo-3计数器

循环结构– 时序深度未定义。

电路无法初始化。 对于任何钳滞的缺陷,无法生成测试。

将电路扩展到9的Nff次方 = 81或更少后,ATPG程序会在任何时序框架内调用任何给定的目标缺陷,这是无法测试的。

只能通过多次观察对电路进行功能测试。

功能测试在仿真时,不会覆盖任何缺陷。

 

添加初始化硬件

可初始化的modulo-3计数器

 

%title插图%num

 

图11 添加初始化硬件

 

对标电路

%title插图%num

图12 对标电路

 

异步电路 

异步电路包含通常通过组合反馈实现的无时钟存储器。

几乎不可能建立大型异步电路,更不用说进行测试了。

时钟发生器,信号同步器,触发器是典型的异步电路。

许多大型同步系统都包含局部异步电路的一小部分。

时序电路ATPG应该能够为数量有限的异步电路生成测试,即使它没有检测到这些部件中的缺陷。

 

异步模型

%title插图%num

图13 异步模型

 

时序框架扩展

%title插图%num

图14 时序框架扩展

 

异步示例

%title插图%num

测试结果: 缺陷:共23个,检测到15个,不可测试8个(红色显示),

没有潜在可检测到的

向量:4

Sparc 2 CPU时间:测试生成33ms,缺陷模拟16ms

图15 异步示例

 

概括

 

扩展了组合式ATPG算法

时序框架扩展将时间展开为组合数组

九值逻辑系统

通过后溯时间进行合理化

无循环电路:

最多需要dseq时序框架

始终可初始化

循环回路:

可能需要9的Nff次方个时序框架

电路必须可初始化

部分扫描可以使电路无循环

异步电路

高复杂度

覆盖率低,测试不可靠

基于仿真的方法更有用(第8.3节)

 

Posted in 数字集成电路

发表评论

相关链接