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集成电路测试经济性和产品质量

测试经济性和产品质量

测试经济学

经济学定义

成本

生产

收益 – 成本分析

可测性设计(DFT)的经济学

质量和产量损失

小结

 

经济学的含义:

经济学是研究人类怎样使用稀缺或有限的生产资源 (如土地,劳动力,机器等资本货物, 和技术知识)来生产出各种不同的商品(例如小麦,大衣,道路, 音乐会和游艇)并分配给社会各阶层人士供他们消费。

– 保罗·萨缪尔森(Paul Samuelson)

 

工程经济学

工程经济学是研究工程师们怎样优化他们的设计和构造物品和系统的方法, 以最大化他们的效率, 并因此获得他们客户的满意。

成本

固定成本

可变成本

总成本

平均成本

示例:开车的成本

固定成本: $ 25,000 购买车的价格

可变成本: $ 0.2 / 公里 汽油, 保养,维修等

总成本: $ 25,000 + $0.2倍* X X 行驰总里程

平均成本: $ 25,000 /X + $0.2 总费用/ x

 

简单成本分析:

案例1:每年10,000公里,5年后转售价值 $ 12,500

平均成本= ($ 25,000 – $ 12,500)/50,000+ 0.2 =$0. 45/公里

案例2: 每年10,000公里,十年后的转售价值为 $6,250

平均成本= ($25,000-$6,250 )/100,000 + 0.2 = $0.39/公里

案例3:每年10,000公里,20年后转售价值$ 0

平均成本= ($25,000-$0)/200,000 + 0.2 = $0.33/公里

成本分析图

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图 1 成本分析

 

生产:

投入(x):劳动力,土地,资本,企业,能源(x可能包括固定成本和可变成本)

产出,Q = f(x)

平均产出,Q / x

边际产出,dQ / dx

 

收益递减规律

如果一项生产的投入是持续增加,并且保持相同的增长量,产出会增加, 最终达到一个点后, 增加投入将逐步导致产出增加减少。

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图 2 收益递减规律

 

技术效率

技术效率 = Q / x 其中x = 可变成本

为了最大化技术效率

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图 3 技术效率

 

经济效率

最大的经济效率将总平均成本X / Q最小化,其中X是总(固定+可变)成本。

当总平均成本等于边际成本X / Q = dX / dQ时,可以实现最大的经济效率。

平均成本= 边际成本

采用可变成本以最大化技术效率

采用总成本以最大化经济效益

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图 4  最大效率

 

批量生产

产出可以快于投入增长的速度, 这被称为规模收益。

增加规模收益的某些原因:

技术因素

专业化

仅增加某些投入

如果继续增加投入,最终将适用收益递减法则。

 

效益成本分析

优点:节省制造成本(资本和运营成本)和时间,减少浪费,自动化等。

成本:额外的硬件,人员培训等。

收益 Benefit/成本cost比 = 年收益/年成本 > 1

 

可测性设计的经济性(DFT)

考虑生命周期成本; 芯片上DFT可能会影响板级和系统级的成本。

权衡成本与收益

成本示例:由于额外面积而导致的成品率下降,由于非功能测试而导致的产量损失

收益示例:由于自动检测,低成本的测试替代老化测试从而降低了ATE成本

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图 5 DFT 的成本和收益

 

小结

经济学教我们如何正确的权衡利弊, 做出取舍。

结合常识,经验和数学方法。

设计,测试和制造的总收益/成本比应最大化; 人们应该选择最经济的设计而不是最便宜的设计。

应选择DFT测试方法以提高产品质量,同时用尽可能小的由于面积增大和良率损失导致的成本增加。

 

产量良率分析与产品质量

良率和制造成本

集群缺陷良率公式

良率提升

缺陷等级

测试数据分析

示例:某款芯片

小结

 

VLSI芯片良率

制造缺陷是指由于芯片加工制造过程中的失误而导致芯片电路故障。

没有制造缺陷的芯片称为合格芯片。

在制造过程中产出的合格芯片占全部芯片的分数(或百分比)称为成品率或良率。 良率用符号Y表示。

芯片成本: 制造和测试晶圆的成本 / 良率x晶片上芯片的数量

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图 6  VLSI  簇状缺陷

 

良率参数

缺陷密度(d)= 每单位芯片面积的平均缺陷数

芯片面积(A)

簇状系数(a)

缺陷的二项式负分布,

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良率方程 Y = 概率(芯片上的零缺陷)= p(0)

Y =(1 + Ad / a)-a

示例:Ad = 1.0,a = 0.5,Y = 0.58 ,

非聚集缺陷:a = ∞   Y = e – Ad

示例:Ad = 1.0,a = ,Y = 0.37   过度悲观

 

缺陷等级或拒收率

缺陷等级(Defect Level DL)是通过测试的芯片中有缺陷的芯片占合格芯片的比率。

DL的测量单位为百万分之一(ppm)。

DL是衡量测试有效性的指标。

DL是对制成品质量的定量度量。

对于商用VLSI芯片,DL大于200 ppm被认为是不可接受的。

 

缺陷等级的测定 

根据现场返回数据:将现场失效的芯片退回给制造商。退回芯片数归一化为100万个已发运芯片的数量即为缺陷等级。

根据测试数据:分析测试的故障范围和芯片失效率。 修正后的良率模型带入芯片失效率数据,以此估算缺陷等级

 

修正后的良率方程

三个参数:

缺陷密度,f = 每单位芯片面积上平均粘滞缺陷数

缺陷聚类参数b

粘滞缺陷覆盖率T

修正后的良率方程:

Y(T)=(1 + TAf / b)-b

假设测试的缺陷覆盖率为100% (T = 1.0), 筛除所有有缺陷的芯片,

Y = Y(1)=(1 + Af / b)-b

 

缺陷等级

 

DL(T)= (Y(T)-Y(1) ) / Y(T) = 1 – ( (b + TAf)b) / ( (b + Af)b)

其中T是测试的缺陷覆盖率, Af 是芯片上面积为A 的区域里的平均缺陷数, b是故障聚类 系数。 Af 和b由 测试数据分析中得到的。

示例:某款芯片 , 在 IBM 加工制造和测试的

总线接口控制器ASIC

116,000个等效(2输入NAND)门

304引脚封装, 249个I / O

时钟:40MHz,部分频率50MHz

0.8 um CMOS,3.3V,面积9.4mm x 8.8mm

全扫描,故障覆盖率99.79%

Advantest的3381 自动测试设备,

以2.5MHz的测试时钟对 18,466个芯片进行了测试

 

数据来自IBM

 

缺陷仿真器给出的缺陷覆盖率

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图 7 缺陷仿真器给出的缺陷覆盖率

 

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图 8 测出的芯片失效率

 

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图 9 模型拟合

 

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图 10 计算出的缺陷等级

小结:

VLSI的良率取决于两个工艺参数,缺陷密度(d)和聚类参数(a)

芯片面积增加,良率会下降; 低良率意味着高成本

故障覆盖率可以衡量测试质量

缺陷等级(DL)或拒收率是衡量芯片质量的指标

DL可以通过对测试数据的分析来确定

高质量含义:DL <500 ppm,缺陷覆盖率〜99%

 

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