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数字集成电路缺陷建模

缺陷建模

为什么要给缺陷建模型?

集成电路中存在的一些实际缺陷

常见缺陷模型

滞留缺陷 Stuck-at

单次滞留 Single Stuck-at

等效缺陷

缺陷主导和检测点定理

滞留缺陷和多重缺陷的类别

晶体管缺陷

小结

 

为什么要给缺陷建模型?

输入输出I / O功能测试对加工制造远远不够(功能检测与组件及互连性检测)

实际缺陷(通常是机械缺陷)太多,通常无法分析

缺陷模型确定测试的目标

缺陷模型使分析成为可能

可通过实验检验测量试果

 

芯片上的一些实际缺陷 

加工缺陷 

少了接触孔窗口

寄生晶体管

氧化层击穿

材料缺陷

体缺陷(裂纹,晶格缺陷)

表面杂质(离子迁移)

与时间有关的缺陷

介电层击穿

电迁移

封装失效 

接触不良

密封件漏汽

 

常见缺陷模型 

单次滞留

晶体管开路和短路

内存缺陷

可编程逻辑阵列PLA缺陷(滞留,交叉点,桥联)

功能缺陷(处理器)

延迟缺陷(瞬态,路径)

模拟电路缺陷

 

单一滞留缺陷

三个特性定义单个滞留缺陷

只有一条线有缺陷

有缺陷的路径永久固定为0或1

缺陷可能出在逻辑门的输入或输出

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图 1 示例,XOR电路有12个缺陷点和24个单个滞留缺陷

 

等效缺陷

布尔逻辑门电路中的缺陷点数量 = 主要输入端口数量 + 门数量 + 扇出分支数量

等效缺陷:如果所有检测到f1的测试也都能检测到f2,则两个缺陷f1和f2等效。

如果缺陷f1和f2相等,则相应的缺陷功能相同。

缺陷合并:逻辑电路的所有单个缺陷都可以分为不相交的等价子集,其中子集中的所有缺陷都是相互等价的。

坍塌的断层集合包含每个等效子集中的一个断层。

 

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图 2 等效规则

 

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图 3 等效案例

 

缺陷主导

如果对某个缺陷F1的所有测试都检测到另一个缺陷F2,则称F2占主导地位。

主导缺陷合并:如果缺陷F2占主导地位,则F2从缺陷列表中删除。

使用主导缺陷合并时,仅考虑布尔门的输入缺陷就足够了。

请参见下一个示例。

在树形电路(无扇出)中,PI 缺陷形成了主导合并缺陷集。

如果两个缺陷相互主导,则它们是等效的。

 

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图 4 主导示例

 

检测点 

组合电路的主输入和扇出分支称为检测点。

检测点定理:一个测试设备可以检测组合电路的所有检测点上的所有单个(多个)固定缺陷,也可以检测该电路中的所有单个(多个)固定缺陷。

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图 5 检测点

 

滞留缺陷的类别

以下类别的单个滞留缺陷由缺陷模拟器识别:

可能检测到的缺陷- 测试在主输出(PO)处产生未知(X)状态; 检测是概率性的,通常有50%的概率。

初始化缺陷- 缺陷阻止含有缺陷电路的初始化; 可以检测为潜在可检测缺陷。

多动缺陷- 缺陷导致大量内部信号活动而未到达主输出PO。

冗余缺陷- 没有针对该缺陷的测试。

无法检测的缺陷- 测试生成器无法生成相关的测试。

 

多滞留缺陷

多次滞留卡死缺陷意味着任何一组线都被卡在(0,1)值的某种组合中。

在一个具有k个单次滞留缺陷点的电路中,单次和多次滞留卡死缺陷的总数为3k-1。

如果同时存在另一个缺陷,则单个缺陷测试可能无法检测到目标缺陷,但是这种缺陷被另一个缺陷掩盖的情况很少。

从统计上讲,单项缺陷测试涵盖了大量的多项缺陷

 

晶体管(开关)缺陷

MOS晶体管被认为是理想的开关,并且对两种类型的缺陷进行了建模:

保持打开- 单个晶体管永久保持在打开状态。

短路- 单个晶体管永久性短路,无论其栅极电压如何。

检测滞留开路缺陷需要两个测试向量。

要检测滞留短路缺陷,需要测量静态电流(IDDQ)。

 

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图 6 滞留开路案例

 

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图 7 滞留短路案例

 

小结

缺陷模型是可分析的缺陷近似值,对于测试方法至关重要。

对于数字逻辑,单一缺陷模型可提供最佳的工具和经验主导。

许多其他缺陷(桥接,卡死和多次卡死)在很大程度上受卡死缺陷测试的影响。

短路缺陷和延迟缺陷以及与技术有关的缺陷需要特殊测试。

存储器和模拟电路还需要其他专门的缺陷模型和测试。

 

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