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集成电路测试基本概念和定义 

基本概念和定义

 

本简介内容包括以下几个部分

超大规模集成电路VLSI实现工艺

验证与测试

理想和实际的测试

测试费用

测试的作用

现代的超大规模集成电路VLSI器件 — 片上系统

 

本课程大纲

第一部分:测试简介,4节

第二部分:测试方法,8节

第三部分:可测试性设计,4节

 

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定义:

设计综合:给定输入输出的功能,开发一种使用现有的材料和工艺加工制造器件的步骤。

验证:进行预测性分析,以确保当加工制造出经综合设计过的器件,该器件将执行给定的输入输出功能。 

测试:是一个加工制造步骤,确保通过综合设计的物理器件没有加工缺陷。

 

验证与测试的比较:

验证                                                                 测试

验证设计的正确性                                            验证加工制造出的硬件的正确性。

通过仿真,硬件仿真或形式化方法执行      分两步进行:

1, 测试生成:软件过程在设计期间执行一次

2, 测试应用:电气测试应用于硬件

在加工制造前执行一次                                     在每个加工制造的器件上执行测试应用程序

负责设计质量                                                      负责器件的质量

 

理想测试的问题:

理想的测试可以检测出加工制造过程中产生的所有缺陷。

理想的测试通过了所有功能良好的器件。

需要测试大量的和多种不同的缺陷。

难以对某些实际缺陷进行测试: 面向缺陷的测试是一个开放的问题。

 

真实测试:

基于可分析的故障模型,可能无法映射出某些实际的缺陷。

由于复杂性过高,无法完全覆盖所有已建模的故障。

一些合格的芯片被拒绝。 这种芯片的分数(或百分比)称为良率损失

一些不良芯片通过测试。 在所有测试合格的芯片中不良芯片的比例(或百分比)称为缺陷级别

 

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测试成本包括以下三项:

可测试性设计(DFT)

芯片面积增大的间接费用:植入测试结构必然会占用一定的地方,增大芯片面积,增加加工成本;现代测试结构约占用芯片面积的 10% 到 30%左右;良率降低间接费用:所有条件相同的情况下, 芯片良率和面积成反比,芯片面积越大,良率越低;性能降低间接费用:测试结构本身与芯片功能没关系,但增加了芯片的额外负担,间接降低了芯片的性能。输入输出管脚增加的成本:要把测试激励输入到被测芯片,把反馈信号输出到测试设备,必然要有专用的输入输出管脚,增加了封装的成本。

测试软件的成本:

测试软件生成与故障模型仿真

测试软件编程调试

加工制造时测试的成本:

自动测试设备(ATE)的资本成本

测试中心运营成本

 

可测试性设计(DFT)

DFT是指硬件设计模式或添加降低测试复杂性的硬件。

动机:测试生成复杂性与电路的大小成指数关系增加,而设计复杂性与电路的大小成正比关系,随着电路面积和复杂性的增大,工艺节点的持续演进,测试成为瓶颈。

示例:测试硬件将测试分别应用于模块A ,B和内部总线; 避免测试生成 用于组合的A和B模块。

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2018年左右的测试成本

0.5-2.0GHz,模拟仪器,1,024个数字引脚:

ATE购买价格 = 240万美元+ 1,024 x 6,000美元 =854.40万美元

营业成本(五年线性折旧)

=折旧 + 维护 + 运作

= 170万美元+ 0.17万美元+ 100万美元 = $ 287.8万/年

测试费用(24小时ATE操作) = $ 287.8万/(365 x 24 x 3,600) = 9美分/秒

 

测试的作用:

检测:判断被测器件(DUT)是否有故障。

诊断:识别被测器件上存在的特定故障。

器件表征:确定和纠正设计和/或测试程序中的错误。

故障模式分析(Failure Mode Analysis,FMA):确定可能导致被测器件出现缺陷的加工制造过程中的失误。

现代VLSI器件 片上系统(SOC)

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片上系统(SOC)

该片上系统包含有逻辑和存储器内置自动测试结构 BIST, 边界扫描 Boundary Scan等测试结构。

 

Posted in 数字集成电路

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