Menu Close

Quartus II 下FPGA管脚锁定

Quartus II 下FPGA管脚锁定

在新建工程、编辑文件、编译、排错完成后就进入管脚锁定以及电平设置阶段。这里还是以一位全加器为例介绍管脚锁定。开发板使用FII-PRA006. 开发工具Quartus 18.1。

一位全加器的module 输入、输出与开发板,FPGA的对应关系,见表1。

表1

程序信号名 网络标号 FPGA管脚 端口说明 对应 module的输入、输出
co SW7_LED7 77 Led灯第7位 co
sum SW6_LED6 76 Led灯第6位 sum
b SW2_LED2 86 SW灯第2位 b
a SW1_LED1 83 SW灯第1位 a
ci SW0_LED0 80 SW第0位 ci
  1. 管脚锁定

在Quartus II点击工具栏 Pin planner如图1,进入Pin planner 编辑界面。

Quartus_toolbar

图1

pin planner

图2

图2中,的下方列出了所有程序中使用的管脚,可以用拖拽(drag and drop)的方式,把管脚锁定到指定位置,如鼠标左键选中ci,拖到80脚,a拖到83。其它脚按同样的方式拖拽就可以了(按照表一的对应关系)。

2. 修改I/O的电平标准(I/O Standard)

在图3中有I/O Standard 栏,是用来设定I/O电平等级的,缺省值是2.5V的;但开发板上给部分管脚都是开关和LED,该 BANK上的电压已由硬件设定为3.3V,因此需要修改该部分的I/O Standard的值,确保与硬件电路一致。双击某个管脚对应的I/O Standard,就会出现一个下拉箭头,如图4

%title插图%num

图3

%title插图%num

图4

在图4中点击下拉箭头,选择需要的电平标准,这里选择LVCMOS或LVTTL都可以。但在一个Bank上只能选一种,要么都选LVTTL ,要么都选LVCMOS,不能混合使用。如图5,

%title插图%num

图5

全部做完后,关闭 Pin planner 界面,返回主界面,重新编译,就可以做FPGA下载实验了。

板载实验的JTAG 设置PRA006/PRA010 开发板,Quartus Altera JTAG 配置,以及常见故障解决

 

Posted in FPGA, FPGA, Quartus II

发表评论

相关链接