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一位全加器实验及开发板硬件相关部分介绍–FII-PRA006/010

一位全加器开发板硬件相关部分介绍–FII-PRA006/010

本节内容利用一个简单的例子,介绍如何将FPGA与开发上的资源的使用,掌握FPGA 硬件实验或试验流程。达到硬件验证FPGA编程的目的。

在FPGA硬件实验中将采用开关输入的方式,结果用发光管(LED)显示。在FII-PRA006/010的硬件设计中,开关、发光管的电路如图1所示。

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图1

NDS331N的电气参数见《常用小电流驱动MOS管NDS331N 原版资料》,由于NDS331N 用在开关状态,因此只关心该器件的导通与关闭状态,以及导通电阻,及最大击穿电压等。从datasheet描述可以看出DS的击穿电压>20V, 最大电流>1.3A, GS 开通电压最小0.5V。

(1)开关输入:

因此从上面的图纸可以看出。在FPGA为输入管脚时,由于FPGA管脚输入电阻很大,管脚的高低电平由外部电路决定,设定GS开通电压为0.5V(极限条件),看开关的状态是否满足如下要求,

  • 开关闭合(on)

以SW0_LED0节点为例计算如下:

Vsw0_LED0=(R17 x V bank_vadj)/(R88 + R17 ) =(4700×3.30V)/(510+4700)=2.97V。

其中 V bank_vadj  为3.3V

满足FPGA输入高电平的状态。同时也满足NDS331N的开启状态,对应的LED被点亮。

  • 开关断开(off

开关断开后,切断了与电源的通路,这是Vsw0_LED0几乎为0,可以给FPGA提供稳定的低电平。同时MOS 管也处在关闭状态,LED熄灭。

可见在FPGA对应的管脚为编程为输入脚时,开关为FPGA提供高、低电平状态,同时LED指示对应的开关状态。

  1. FPGA输出

由于FPGA编程为输出状态时,FPGA的管脚高电平接近3.3V,此时无论开关闭合还是断开,MOS管都会导通并点亮LED,指示FPGA输出为高。FPGA输出为低电平时接近0.1V,而且FPGA管脚灌电流能力较强,开关无论闭合还是断开,此时节点SW0_LED0都是低电平,MOS关闭,LED熄灭。

总结如下:图1中当

  1. FPGA的管脚为输入时,开关为FPGA提供高、低电平输入接口,LED指示开关状态.
  2. FPGA 的管脚编程为输出脚时,开关不起作用,LED指示FPGA的输出状态,LED点亮指示FPGA输出为高电平,LED不亮指示FPGA 输出为低电平。

FII-PRA 006/010的开关、LED与FPGA管脚对应关系如下表:

程序信号名 网络标号 FPGA管脚 端口说明
led[7] SW7_LED7 77 Led灯第7位
led[6] SW6_LED6 76 Led灯第6位
led[5] SW5_LED5 75 Led灯第5位
led[4] SW4_LED4 74 Led灯第4位
led[3] SW3_LED3 87 Led灯第3位
led[2] SW2_LED2 86 Led灯第2位
led[1] SW1_LED1 83 Led灯第1位
led[0] SW0_LED0 80 Led灯第0位

本实验只使用三个开关作为输入SW0,SW1,SW2分别对应ci,a b. 同时用LED6指示sum的状态,LED7指示co 的状态。

按照上面对应关系将管脚锁定。《FPGA管脚锁定

重新编译,下载到开发板,进行硬件实验。

 

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