Menu Close

Verilog标识符与关键字

Verilog标识符与关键字

1、标识符

Verilog HDL中的标识符是指用来声明数据,变量,端口,例化名等除关键字外的所有名称的组合。如:input a, 这里a就是一个标识符,用来代表一个输入端口的名称。

Verilog HDL中的标识符(identifier)可以是任意一组字母、数字、$符号和_(下划线)符号的组合,但标识符的第一个字符必须是字母或者下划线。另外,标识符是区分大小写的。

下面所示都为合法的表示符:

Count, count, a, y, _mem, ab0, x$, oe_n, we_n,Y$123;

非法标识符:

123a, $we, we#, oe#, cs#, %abc等

注意 Count, count是不同的标识符。

2. 关键字:

关键字是 Verilog语法保留下来用于端口定义、数据类型定义、赋值标识、进程处理等特殊标识符。关键字必须是小写字母的构成的。

如input, output ,wire, reg, always, begin, end ,module等 都是关键字。关键字必须用小写字母,有大写字母的只能作为一般标识符,如: Input, 虽然看起来与input只有一个字母i变成大写,但Input不具有关键字的功能。

可用于综合的关键字:

%title插图%num

%title插图%num

关键字列表:

%title插图%num

每个关键字都有特殊的含义,因此关键字不能作为一般标识符使用。这么多关键字字有些关键字又不常用,如何保证关键字不会错用为一般标识符呢?一般提供Verilog的综合EDA工具中使用的编辑器(如Quartus II ,Vivado等)对Verilog关键字都会识别,并以不同的颜色或高亮显示,因此及容易区分,图1截取了一部分在Quartus II提供的编辑器中关键字的显示。因此一旦用错,极容易发现并修改。当然在编译器编译的时候也会在报出错误信息,便于排错。

%title插图%num

图1

 

从图1中可以看出,在Quartus II的文本编辑界面下,关键字都是以蓝色显示,因此一旦将关键字错误地当成普通标识符使用,从颜色上就能识别出来。

Posted in FPGA, IC, Verilog, Verilog

发表评论

相关链接