Menu Close

Verilog 语言简介

Verilog 语言简介

Verilog语言全称为Verilog HDL,在不引起混淆的情况下,一般简称Verilog,目前是在FPGA及数字IC设计中应用最为广泛的一种硬件描述语言。与VHDL,System Verilog HDL 并列三大硬件描述语言。
Verilog HDL是一种硬件描述语言(HDL:Hardware Description Language),以文本形式来描述数字系统硬件的结构和行为的语言,Verilog 可以表示逻辑电路图、逻辑表达式,以及数字逻辑系统所完成的逻辑功能。一般分为可综合的设计模块与用于仿真激励文件,可综合的模块可以用于硬件电路的实现如最终布局在FPGA,CPLD以及ASIC等芯片上,仿真激励文件一般用于验证可综合的设计模块是否正确。1990年,Gateway设计自动化被Cadence公司收购。因此Verilog一直被Cadence EDA 软件维护。
Verilog语言最初是于1983 年由Gateway Design Automation 公司为其模拟器产品开发的硬件建模语言。Verilog 语言于1995 年成为IEEE 标准,称为IEEE Std1364-1995,也就是通常所说的Verilog-95。Verilog-2001是对Verilog-95的一个重大改进版本。它具备一些新的实用功能,例如敏感列表、多维数组、生成语句块、命名端口连接等。目前,Verilog-2001是Verilog的最主流版本,被大多数商业电子设计自动化软件包支持。

Verilog语言和C的区别:

Verilog最初的发展过程参照了C语言的语法格式及语句呈现形式,学过C语言的朋友可能感觉到它们两者之间有许多类似之处,但Verilog与C语言还是有着严格区别的。
Verilog 是硬件描述语言,在编译下载到 FPGA 之后,会生成电路,所以Verilog 是并行运行的,而C语言是软件编程语言,编译下载到CPU或单片机的存储器之后,是存储器中的一组指令。而CPU或单片机的软件处理指令需要取指、译码、执行,寄存器或存储器回写等过程,这个过程是串行执行的。
由于Verilog语法简单,上手快,支持的EDA工具多,生态良好,因此获得广大工程师的青睐。学习和使用FPGA,数字IC设计,Verilog HDL是广大设计及验证工程的必备的语言之一。同时熟练掌握Verilog,加深对数字系统设计的理解,对于学习VHDL,System Verilog HDL 等硬件描述语言,也有极大的借鉴作用。

Posted in FPGA, FPGA, Verilog, Verilog, 开发语言, 教材与教案, 文章

2 Comments

  1. tzhuang

    是的,你的理解基本正确。
    并行执行又称为并发执行,指的是在用Verilog等硬件描述语言进行电路设计,而电路我们知道各个模块之间的运行是都是并发的,虽然各个电路之间的运行可能相互依赖,互为条件,但从时间的角度看,各个模块依然是独立判断,独立运行的。
    而CPU 程序串行的含义时每个时刻只能执行一条指令,下一条指令只有当前指令执行完成后才能得到相应的运行时间片。
    相互依赖关系不是判定并行与串行的依据。CPU的运行有前后依赖,FPGA的并发模块也有依赖关系。关键是要从时间上看,它们是否独立

  2. wangff

    老师,这篇文章中提到了并行运行与串行执行,我理解的并行运行是指同时执行的意思,不区分先后顺序;串行运行是指有先后执行顺序且有前后依赖关系的运行过程。我这样理解正确吗?

发表评论

相关链接