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Verilog中运算符|与|| 的区别

在Verilog语法中,虽然|与|| 都表示或,但这两者的区别还是蛮大的。||一般用来表示关系运算符后的’或’运算,如(a>b)||(c>d)。但有时在单变量运算中也会经常出现a||b的运算,这怎么理解?可以理解为 (a==1’b1)||(b==1’b1)。

而|的用法就丰富多了,可以是单变量运算如a|b; 也支持多位变量运算,如c[3:0]= a[3:0]|b[3:0],表示按位运算,可以理解为:c[3]=a[3]|b[3],c[2]=a[2]|b[2],c[1]=a[1]|b[1],c[0]=a[0]|b[0]。|也可以用作一元运算符如|a[3:0],可以等效为a[3]|a[2]|a[1]|a[0]。

还有& 与&& 的用法类似。

 

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