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数字集成电路后端设计

后端设计 (Physical Design)

 

布局

时钟树综合

测试结构 DFT

布线

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图 1    后端设计

 

数据准备

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图 2    后端设计数据准备

 

布局规划 Floorplan

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单元模块摆放顺序

 

摆放不当引起的问题:

功耗

噪声

走线不收敛

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图 3     单元模块摆放顺序

 

布局规划 Floorplan

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图 4    布局规划

 

布局 Placement

在 P&R 整个流程中,有两个对于设计的 PPA ( Power, Performance, Area) 起决定性的步骤:

Floorplan 和 CTS是最优化。

布局,把各模块摆放在合适的位置

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图 5    布局各模块的摆放

 

 

拥塞图Placement Congestion Map

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图 6     拥塞图

 

布局布线 Place & Route ( P&R)

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图 7     布局布线 1

 

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图 8    布局布线2

 

电源网络:

相邻行的单元是头对头,脚对脚排放的

电源和地在不同的行是交叉布置的。

相邻金属层垂直走线

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图 9    电源网络

 

预布线 Pre-route

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图 10    预布线

 

时钟信号布线

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图 11    时钟信号布线

 

全局与细节布线(Global & Detail Route):

布线是指在满足工艺规则和布线层数限制、 线宽、线间距限制和各线网可靠绝缘的电性能约束的条件下,根据电路的连接关系将各单元 模块的输入输出端口用互连线连接起来。

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图 12    全局与细节布线

 

可测试性设计 (DFT, Design For Test)

随着超大规模集成电路的复杂程度不断提高,电路制造后的测试所需的时间和经济成本也不断增加。以往,人们将绝大多数精力放在设计本身,而并不考虑之后的测试,因为那时的测试相对今天更为简单。近年来,测试本身也逐渐成为一个庞大的课题。

比如,从电路外部控制某些内部信号使得它们呈现特定的逻辑值比较容易,而某些内部信号由于依赖大量其它内部信号,从外部很难直接改变它们的数值。此外,内部信号的改变很多时候不能在主输出端观测(有时主输出端的信号输出看似正确,其实内部状态是错误的,仅观测主输出端的输出不足以判断电路是否正常工作)。以上两类问题,即可控制性和可观测性,是可测试性的两大组成部分。

 

人们逐渐发现,电路在设计时向电路添加一些特殊的结构(例如扫描链和内建自测试),能够大大方便之后的电路测试。这样的设计被称为可测试性设计,它们使电路更加复杂,但是却能凭借更简捷的测试降低整个项目的成本

DFT常用方法:

扫描设计技术 ( Scan Chain)

内建自测试方法 ( Built In Self Test, BIST)

边界扫描技术 ( Bounary Scan OR JTAG)

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图 13    可测试性设计的重要性

 

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图 14    测试平台

 

后端设计的签收 (Sign Off):

寄生电阻电容抽取和静态时序分析

物理验证(DRC/LVS/ERC)

功耗分析

电压降和电子迁移分析

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图 15    后端设计的签收

 

静态时序分析 STA Static Timing Analysis

现代集成电路的时钟频率已经到达了兆赫兹级别,而大量模块内、模块之间的时序关系极其复杂,因此,除了需要验证电路的逻辑功能,还需要进行时序分析,即对信号在传输路径上的延迟进行检查,判断其是否符合时序收敛要求。时序分析所需的逻辑门标准延迟信息可以由标准单元库(或从用户自己设计的单元中提取时序信息)提供。

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图 16    静态时序分析

 

随着电路特征尺寸不断减小,互连线延迟在实际的总延时中所占的比例愈加显著,因此在物理设计完成之后,把互连线的延迟纳入考虑,才能够精准地进行时序分析。

设计规则检测:

Design Rule Check DRC

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图 17     设计规则检测

 

版图和原理图对比检测 Layout Vs Schematic LVS

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图 18    版图和原理图对比及流程

 

版图和原理图对比检测

Layout Vs Schematic LVS

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图 19     版图和原理图对比

 

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