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集成电路设计规则介绍

集成电路设计规则介绍

1,设计规则定义 Design Rule

设计规则集指定了某些几何和连接性限制,以确保有足够的余量来容纳半导体制造过程中的工艺波动,从而确保大多数元器件都能正常工作;最基本的设计规则如图 1所示

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图 1 设计规则定义

2, 目的:

获得具有最佳成品率的电路

最小化电路面积

提供电路的长期可靠性

设计规则代表了性能和良率之间的最佳折衷

保守的设计规则会提高良率

激进的设计规则可提高性能

 

3,  设计规则的作用:

每种工艺每个单独执行的工序可以施行和对齐的精度存在限制, 这导致设置了许多设计规则,这些规则指定了特征 (例如场效应管沟道长度,宽度,多晶硅宽度,各层金属连线宽度等 )的最小尺寸,以及必须建立的隔离 (例如同层几个金属连线相互隔离宽度等 ) 和重叠 (例如场效应管多晶硅和有源区重叠的尺寸等 )的最小尺寸。 每个工艺都有一组单独的设计规则,通常指定为以微米为单位的尺寸。

Mead 和 Conway(注1)将这些复杂的规则简化为一组相对简单的规则,以标准化的比例因子λ( λ 而不是微米表示)表示。 λ 表示任何单个掩模版可以移位的最大尺寸 ;如果两个掩模版在相反的方向上偏移 λ,则芯片将会正常工作,但性能将有限 ( 芯片处于通过和失效的边缘 )。

 

4,设计规则

a,  三种nMOS导电层中的尺寸和距离的Mead和Conway规则为

最小多晶硅宽度2λ

最小多晶硅间距2λ。

最小扩散宽度2λ。

最小扩散间隔3λ。

多晶硅与扩散区的最小距离1λ

最小金属宽度3λ

最小金属间隔3λ

多晶硅与金属层的最小距离1λ(如果可能)

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图 2 nMOS导电层中的尺寸和距离的规则

 

b, nMOS晶体管的规则是:

最小晶体管尺寸为2λ平方(主要是因为扩散和多晶硅的最小走线宽度)。

多晶硅必须连续经过扩散区至少2λ。

扩散必须在晶体管周围至少持续2λ。

离子注入必须在耗尽型晶体管周围延伸2λ。

离子注入和增强型晶体管之间的最小间距2λ

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图 3 nMOS晶体管的规则

 

c, nMOS层之间的接触规则为:

最小触点尺寸为2λ平方

两种材料都必须在触点周围延伸1λ

触点之间的最小间距2λ

触点和晶体管之间的最小间距2λ

薄氧化物的去除必须围绕掩埋触点延伸1λ,并沿着导电扩散延伸2λ

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图 4 nMOS层之间的接触规则

 

从以上可以看出,λ 就是最小工艺特征尺寸的一半,例如,对 90nm 工艺, λ 就是 45nm;

设计规则表达了确保正确工艺高概率的容限,而不是规定对与不对工艺之间的硬性界限

设计规则规定了电路版图上的几何约束。

提供IC设计人员和制造工艺工程师之间的沟通桥梁

遵守设计规则能:提高良率和可靠性

不能:提高电路性能

Gold in gold out

Garbage in garbage out

 

CMOS的规则类似,甚至更为复杂。 工艺通常由最小的晶体管的尺寸来描述,该尺寸将为2λ平方。

 

d, CMOS设计规则包含:

多晶硅规则

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表 1 多晶硅规则例子

 

金属规则

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表 2 金属规则例子

 

密度设计规则:

除了间距和面积规则还有密度规则。 参考 CMP引起的凹陷和腐蚀。 通常,版图将进行虚拟填充以符合密度规则(自动)。 该规则可制造性所必需,但会增加电容。

天线设计规则:

连接到 MOSFET 栅极的大面积金属可以在制造过程中聚集离子,并且不可逆地击穿栅极氧化物

 

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图 5  CMOS 电路版图

 

设计规则转换

可以为电路的不同部分调用不同的规则集. 例如, 高密度通用数字电路的最低规则; 模拟或 DFM 规则用于敏感电路

 

5,设计规则检查

DRC设计规则检查需要遵守的大量规则,难以手工跟踪。 一般由带有代工厂设计规则集的设计工具自动完成。 以前的报告只给出通过/失败两种情况并标示对应的位置,近来有些报告会标示严重性级别。

某些规则可以免除,但首先要了解这些规则的含义,免除为什么,以及免除后的影响。

 

6,光刻友好的设计 (Lithography Friendly Design, LFD)

遵守设计规则并不会出高性能的设计或好的良率。

LFD 的作用,可以模拟和分析掩模版版图将如何在晶圆上刻印。

在纳米时代,设计的良率取决于涉及图案的制造过程。 除了传统的颗粒污染外,还有光刻技术带来的影响以及各种制造问题。 复杂的条件和建议的设计规则检查(DRC)无法对光刻工艺窗口对要打印的实际特征的敏感性进行建模,这使设计人员必须遵守光刻友好设计(LFD)。

随着工艺的演进,技术节点的缩小,使光刻系统在其最大分辨率极限下工作, 这可能会导致光刻缺陷,从而导致良率和电路性能下降。即使 执行详细的DRC,广泛的分辨率增强技术(Resolution Enhancement Techniques, RET)和光学接近度校正 (Optical Proximity Correction, OPC)技术来补偿工艺变化的影响,版图中可能包含多个热点,从而引起可制造性问题和良率损失。因此,重要的是,在将设计版图用于制造之前,通过执行光刻工艺仿真来成功地抑制掩模版可印刷性缺陷。

随着技术节点的减少,与之相关的工艺变化对可变性的敏感性增加。光刻工艺参数(如剂量,聚焦或掩模偏置)的细微变化可能会改变延迟和泄漏,并可能影响设计性能。

 

7, 光刻友好的设计流程

通过LFD方法,芯片代工厂提供了包括RET配方,工艺模型和可参数化规则的工艺套件信息,以便在各种工艺窗口下的版图上运行仿真,并纠正容易出现缺陷的热点。这降低了由于工艺变化而导致缺陷的可能性,从而提高了成品率。通过利用LFD流程,版图设计人员可以更好地预测芯片代工厂的设计版图可印刷性,从而可以预测并防止在设计阶段本身发生任何缺陷。 LFD流程在设计的DRC验证通过的图形数据流(Graphical Data Stream,GDS)的层上执行。通常,设计人员在设计的氧化扩散层,多晶硅和金属层上执行LFD,以识别热点。

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图 6  断点和桥接(短路)热点

8, LFD的基本步骤如下

  1. 在GDS的各层上精确执行分辨率增强技术 (RET),其中包括光学邻近校正 ( OPC )和相移掩模 ( Phase Shift Mask ),以预测实际的掩模版几何形状。这些RET配方在代工厂提供的LFD套件中指定。
  2. 应用RET配方后,将模拟各种工艺参数的不同值的轮廓。这些轮廓用于为每一层生成工艺变化带。
  3. 在每层的工艺变化带上进行光刻检查,以识别可印刷性缺陷,例如收缩,桥接和面积重叠,这些检查被编码在规则套件中。
  4. 设计分为几个部分,每个单独的部分可以分配一个可制造性评分,该评分定义了在此期间预期在给定的工艺窗口中进行制造,在该部分中发生的最小变化量 。设计可变性指数(Design Variability Index,DVI)是一种度量标准,可给出设计得分,表明在掩模版映射中的变化对成品率产生负面影响的可能性。此度量标准对设计团队有用,因为它有助于识别敏感和关键的拓扑结构

 

9,总结概括:

逐步完成功能设计之后,设计规则会指明哪些设计符合制造要求,而哪些设计不符合,而这个规则本身也十分复杂。集成电路设计流程需要符合数百条这样的规则。在一定的设计约束下,集成电路物理版图的版图、布线对于获得理想速度、信号完整性、减少芯片面积来说至关重要。半导体器件制造的不可预测性使得集成电路设计的难度进一步提高。在集成电路设计领域,由于市场竞争的压力,电子设计自动化等相关计算机辅助设计工具得到了广泛的应用,工程师可以在计算机软件的辅助下进行寄存器传输级设计、功能验证、静态时序分析、物理设计等流程。

 

注1:1980年卡弗尔.米德(Carver Mead) 和琳.康维(Lynn Conway)发表的论文《超大规模

集成电路系统导论》(Introduction to VLSI Systems)提出了通过编程语言来进行芯片设计的新

思想, 加上集成电路逻辑仿真、功能验证的工具的日益成熟,使得工程师们可以设计出集成度更高且更加复杂的芯片,标志着集成电路设计进入自动化时代

 

 

 

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