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CMOS数字集成电路设计学习大纲

CMOS数字集成电路设计学习大纲

 

说明:本站的 FPGA 设计课程已涵盖了数字集成电路设计中前端的部分内容 ( HDL 编程,设计模块描述等),因此本设计课程从 RTL 综合开始讲起,到可以交付的 GDSII 结束。

 

Section 1, 数字集成电路设计一般流程,设计工具,设计思路介绍和复习; 设计规则 (Design Rule) 介绍

  1. 数字集成电路设计概述
  2. 设计流程及对应工具
  3. 验证和仿真流程
  4. 设计规则介绍

Section 2, 虚拟机安装, 测试和使用介绍, Cadence SOC Encounter / Synopsys Design Compiler, Mentor DFT 平台检验和熟悉;

  1. 虚拟机安装和工具使用
  2. 标准单元库介绍 ( Standard Cell)
  3. 输入输出单元介绍 ( I/O Cell)
  4. 知识产权模块介绍 ( IP, Intelligent Property)

 

实操案例:8051微控制器 (8051 Micro-Processor)

 8051是英特尔公司于1980年开发的MCS-51系列的第一个8位元的單晶片微控制器,是集成CPU、RAM、ROM、I/O接口和中断系统于同一硅片上的器件,8051单芯片是同步式的顺序逻辑系统,整个系统的工作完全是依赖系统内部的时脉信号,用以来产生各种动作周期及同步信号。它是一个非常成熟的微控制器,广泛应用于儿童智能玩具,洗衣机,空调,电饭煲等需要简单控制的场景中。

Section 3, 综合( Synthesis):综合前文件和数据的准备,综合工具的使用,输入输出文件及格式,综合质量

  1. 综合的概念和数据的准备
  2. 逻辑综合步骤(Cadence RTL Compiler)
  3. 逻辑综合步骤(Synopsys Design Compiler)
  4. 逻辑综合重点解析(Synopsys Design Compiler)

Section 4,  8051结构介绍;标准单元库 ( Standard Cell) 的选择和准备, 8051综合

  1. 8051结构分析和介绍
  2. 8051综合的要求和目标
  3. 8051的综合
  4. 综合后的验证

Section 5, 仿真;仿真所处阶段和仿真目标,仿真工具

  1. 仿真所处阶段和仿真目标
  2. 仿真工具
  3. 8051的仿真
  4. 仿真优化及其质量

Section 6, 可测试性设计 (DFT, Design For Test); 测试平台 (Test Bench),测试矢量 (Test Vector) 的生成, 自动测试性系统 (Automatic Test Machine ATM)

  1. 可测试性设计的概念
  2. 测试平台 (Test Bench)
  3. 测试矢量 (Test Vector)
  4. 自动测试性系统 (Automatic Test Machine ATM)

Section 7, 可测试性设计, 自动试性模式生成(Automatic Test Pattern Generation, ATPG);

  1. 时序逻辑自动测试模式生成 ATPG-1
  2. 时序逻辑自动测试模式生成 ATPG-2
  3. 组合逻辑自动测试模式生成 ATPG–1
  4. 组合逻辑自动测试模式生成 ATPG–2
  5. 组合逻辑自动测试模式生成 ATPG–3

Section 8, 可测试性设计, 内建自测试方法 ( Built In Self Test, BIST), 所用工具,步骤,要点

  1. 集成电路逻辑BIST架构
  2. 集成电路内存和延退缺陷内置自检
  3. 数字集成电路内置自检模式生成和响应压缩

Section 9, 扫描设计技术 ( Scan Chain);8051可测试性结构的植入和验证

  1. 数字集成电路JTAG高级边界扫描和描述语言
  2. 数字电路JTAG边界扫描标准数字电路 JTAG 边界扫描标准
  3. 集成电路可测试性设计–全扫描
  4. 集成电路可测性设计– 部分扫描和扫描变化
  5. 8051可测试性结构的植入和验证

Section 10, 后端设计准备

  1. 后端设计
  2. 数据准备
  3. 为设计创建library
  4. 进行uniquify
  5. 设置TLU+文件
  6. 读入SDC文件,设置芯片工作环境
  7. 检查设计的合理性

Section 11, 布局规划(Floorplan)一

  1. 布局规划(Floorplan)流程简介
  2. 在设计中添加physical only cells
  3. 读入IO约束文件(.tdf文件)
  4. 创建Floorplan
  5. 加入Pad filler

Section 12, 布局规划(Floorplan)二

  1. 宏单元放置
  2. 布局障碍的放置
  3. 添加 EndCAP
  4. 添加Nwell和衬底接触单元
  5. 电源地规划
  6. 自动做Floorplan的Placement,对Floorplan的结果进行评估

Section 13, Floorplan阶段常见问题及解决方案:

  1. Macro或者Core的Strap与PG Ring连接处缺少Via
  2. Macro的PG Pin没有连接到PG Ring/Strap上
  3. 28nm及以下工艺节点在布局阶段的物理约束-NO Filler1
  4. 门控时钟低功耗–在Placement阶段的技巧
  5. 数字后端低功耗 – 多种低功耗技术及其在IC后端布局中的应用

Section 14, 时钟树综合 CTS, Clock Tree Synthesis

  1. CTS的流程
  2. 时钟路径的端点(Stop pins、Exclude pins)
  3. 时钟树例外(exclude pin、stop pin、non_stop pin、float pin)
  4. CTS过程中需要注意的地方–CTS后时钟树延迟信息的更新与报告
  5. 对 Skew 进行 Debug 的工具–Interactive CTS Window
  6. 考虑了Scan、Boundary Scan、分频时钟、门控时钟的8051  CTS的分析

Section 15, 布线一

  1. 布线的流程
  2. 布线前的准备
  3. 信号线走线 Signal Route, , 电源网络Power Network, 生成
  4. 时钟信号布线

Section 16, 布线二

  1. 电源网络 (Power Network) 生成
  2. 全局布线(Global Route)
  3. 细节布线 (Detail Route)
  4. 布线质量的检查

Section 17, 可制造性设计一(DFM:Design For Manufacturability)

  1. 天线效应
  2. 接触孔/通孔可靠性问题
  3. 提升芯片良率的途径;DFM中的Wire Spread & Wire widening
  4. Metal Erosion(金属侵蚀)

Section 18, 可制造性设计二(DFM:Design For Manufacturability)

  1. Metal liftoff(金属翘起)问题与Wire Group的应用
  2. 添加去耦电容 DeCAP (Core Filler With Metal)
  3. 添加Core Filler Without Metal
  4. Metal over-etching(金属过刻蚀)

Section 19, 版图验证

  1. 后端设计的签收
  2. DRC, LVS检查
  3. 检查电源地连接
  4. 在布局布线后对版图进行DRC的意义

Section 20, 设计变更单(ECO;Engineering Change Order)

  1. 设计变更概念和流程
  2. 只涉及后端(金属布线层)的设计变更
  3. 涉及前后端(金属布线层+器件层)的设计变更
  4. 常见问题和解决方法

Section 21, 片上系统 ( System on the chip SOC) 的概念和介绍

  1. 片上系统联合验证,
  2. 片上系统时钟树综合,时钟树布线, 电源网络布线
  3. 片上系统布局布线,及常用的技巧和方法
  4. 8051 植入锁相环PLL, 带隙基准电源Bandgap, 模数转换器 ADC的后端设计及验证

Section 22, 后端常见问题及解决方式

  1. 数字后端中的拥塞(Congestion)及其解决方案
  2. 布线走不通的解决方案

Section 23, 天线效应及相关问题的解决方法

  1. Warning: Skipping antenna analysis for net xxx
  2. ICC在布线阶段无法插入二极管,找不到二极管单元
  3. ICC在布线之前考虑天线效应的设置
  4. 在ICC中出现很多天线效应的违反时修复的方法
  5. ICC中没有天线效应违反,但在Calibre中检查出天线效应违反

Section 24,  总结

  1. 数字集成电路设计总结
  2. 输入输出电路管脚 (I/O) 选择的考量
  3. 流片需要提交的文件
  4. 封装及其对数字电路性能的影响
  5. 后续提高需要学习和掌握的知识和技能

 

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