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锁相环电路基本概念

锁相环电路基本概念 PLL Phase Locked Loop

什么是锁相环电路

  • 一个用于同步来自具有第二个输入( Ref 参考/基准) 振荡器的信号的电路,使它们以相同的频率工作
  • 一个反馈系统,其中反馈信号将输出频率和相位锁定为输入信号的频率和相位
  • 基本上就是一个振荡器,通过反馈控制环使其频率被锁定在输入信号的某个频率分量上

PLL_Design_16

图 1   锁相环电路结构

 

为什么要锁相

他们为什么称其为锁相 “技术”? “锁相”不是目标,而是方法; 那么要实现什么?

 

PLL 结构模块

鉴频鉴相器 PFD Phase Frequency Detector

电荷泵 CP Charge Pump

环路滤波器 LPF Loop Filter

压控振荡器 VCO Voltage Control Osillator

降频器 Frequencvy Divider

 

PLLChart_02

图 2    锁相环电路结构模块

 

PLL关键属性:

锁相环

零频偏

相对于传入载体高 Q 值的带通滤波 BPF

自动跟踪过滤器

同步

锁相环应用:

零频偏

频率合成

自动跟踪高Q滤波

时钟恢复

载波恢复

频率/相位解调

同步

偏移减少

纳米 (<=90nm) 技术中的PLL

• PLL是一个小型混合信号系统:

例如:PFD(数字),电荷泵(模拟),

LPF(无源),VCO(模拟),分频(数字/模拟) (CML)

–它是常用的工艺评估工具

–对工艺角 PVT 变化非常敏感。

• PLL 是ASIC 环境中最敏感的模块之一

–片内校准和内置自测试正受到关注

–将来会采用自动PLL设计或全数字 PLL

 

图片3

图 3     锁相环典型模块图

 

锁相环电路 PLL 典型线性模型

锁相意味着恒定的相位误差,或者实际上 “零频率锁定”

线性模型是否足以分析 PLL?

当我们对锁定范围内的 PLL 感兴趣时,通常是对的

图片4

图 4    锁相环典型线性模型

 

锁频环 (FLL Frequency Locked Loop) 线性模型:

VCO 中没有1/s! 所以FLL 比 PLL更稳定

那么,为什么 FLL 不受欢迎? 频偏 (频率补偿 )问题!

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图 5     锁频环线性模型

 

为什么反馈如此重要?

在模拟系统中,没有绝对基准(例如1 + 1 = 2,变化量为+/- 15%?)

反馈对前向增益不敏感。

正反馈也在用(实际上, 它使用得更早)

如再生放大器,数字锁存器,振荡器等。

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图 6    反馈系统

 

压控振荡器 VCO 特性:

根据控制电压来调制频率

自由运行频率ωo通常是指在调整范围内的中心频率

实际定义是无来自控制电压时的振荡频率)

图片7

图 7     压控振荡器特性

 

鉴相器 (Phase Detector, PD) 特性

对相位差产生电压响应

小信号分析中通常会忽略自由运行电压 Vdo

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图 8    鉴相器特性

 

VCO 里的1/s:

1/s表示频率到相位的转换

 

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图 9    VCO 里的1/s

 

1/s 是由于 VCO 还是 PD?

“ 1/s”不是因为 VCO,而是因为使用相位误差作为误差估计

— 如果我们使用鉴频器代替鉴相器,就没有“ 1/s” !

 

图片10

 

图 10    PLL 里的1/s

 

Posted in CMOS模拟集成电路

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