Menu Close

低失调的版图设计规则

低失调的版图设计规则

CMRR 比对频率

CMRR的表达式可能会导致得出这样的结论,即供给差分对的电流源的输出电阻是最重要的。这是真的,至少在低频时是这样,在中高频和高频下,电流源的输出电容更重要,如下所示。

差分对的电流源同时具有输出电阻RB和输出电容CB,其大小主要取决于电流源晶体管的漏极- 衬底电容CDB,其值接近于该晶体管的CGS的值(如第3章所述),该电容CB 还包括在阱和衬底之间的电容Cwell,bulk,其中嵌入了两个输入晶体管, 因此它可以比电流源晶体管的 CGS 大很多;结果出现了新的中断频率FB, 它在增益 Adc 的特性中作为零出现,但在 CMRR 之一中作为极点出现。 该频率的计算取决于这些不同电容的值。 它介于放大器的主导极点和电流源晶体管 fT 频率的一小部分之间。

设计高频下高CMRR差分对的最佳方法是为其提供最小漏极面积的电流源, 一个小的正方形器件是最佳的,很可能需要一个高值的VGS−VT,这对它的FT 也有好处!

%title插图%num

图 1     CMRR 比对频率

 

低失调的版图设计规则

不匹配主要由尺寸和许多其他设计规则决定,现在将讨论这些规则:已经知道匹配会随着尺寸大小的平方根而改进,这是主要的标准,它总是有效的;但是还有许多其他的版图条件,这有助于减少不匹配。它们在某种程度上都起作用,即使在文献中不容易找到证据。它们被总结为10条规则,如下面所示。

 

低失调的版图规则-1

良好匹配的第一个规则是,这些器件必须具有相同的性质, 例如不可能将一个电阻与一个1/gm的值相匹配;另一个例子是MOST 电容和双极结电容之间的匹配也不起作用,我们还可以找到许多其他的例子。

%title插图%num

图 2     低失调的版图规则- 1

低失调的版图规则-2

良好匹配的第二个条件是,这两个器件必须位于相同的等温线上。MOST大型芯片都能在高温下工作。硅是一种很好的导热体,但温差很容易产生,例如,功率器件在芯片的一端工作,而运放的输入晶体管在另一侧。下面将概述这样的情况。

电源器件位于右侧,它们加热右侧的器件,在芯片的另一边产生等温线,运放或任何其他差分电路的输入晶体管最好布置在这个等温线上;如果不是这样,内部热阻被激活,这以与反馈电阻完全相同的方式限制开环增益。这不仅适用于静态等温线,而且也适用于动态等温线,例如当电源开关(或继电器)集成在芯片上时。温度梯度也会引起芯片中的应力,这也同样适用于封装,匹配的部件必须放置在等应力线上,这可能很难识别。

%title插图%num

图 3     在相同的等温线上

 

低失调的版图规则-3

良好匹配的最重要的规则是增加尺寸大小,首先让我们来看看电阻和电容的尺寸是如何应用的。对于MOSTs,我们已经知道,VT(和其他参数)的散布与WL的平方根成反比,换句话说,如果沟道宽度W和沟道长度L都乘以2,则散布(Delta、sigma)除以2。我们将会看到,这也适用于电阻,但并不适用于电容。

电阻只不过是一个在两端有接触点的导电岛,由于可以实现许多不同的扩散电阻或离子注入岛,因此可以实现许多不同的电阻。在下图中给出了一些例子,通常较小的尺寸,在本例中即下图底部的W,决定了可以达到的匹配程度。在双极工艺中,可以识别出几个扩散层,例如形成基极、发射极、集电极的扩散层等, 然而在CMOS工艺中,源极和漏极扩散始终可用, 此外良好的扩散可用于高值电阻, 它们都列在下面。

%title插图%num

图 4     电阻的版图

 

此表列出了双极工艺和CMOS工艺中最常见的电阻,给出了方阻的电阻率,然后是绝对精度和一些更多的规格参数。

很明显,在双极工艺中可以使用多种电阻, 然而具有最高准确度的是离子注入的电阻。 但该工艺是标准工艺流程之外的扩展,并不总是可用。

在CMOS工艺中,源/漏扩散产生低值电阻,非常不精确,阱电阻只是改善了一点,唯一精确的是多晶硅电阻,其 sigma 的 AR 约为0.04 um。同样它是对标准CMOS工艺的一个扩展,因此非常昂贵。它在数字CMOS工艺中不可实现 ( 数字CMOS工艺中没有电阻,电容等元件 )。在硅结构的顶部也可以添加薄膜电阻,它们通常是用钽或镍铬合金来实现,非常精确,但主要用于微调失调 ( Trimming )。 由于缺乏对其厚度的控制,铝合金电阻不太精确, 现在也有使用铜的。

 

%title插图%num

图 5     电阻列表

 

对于电阻,绝对精度和相对精度随尺寸的减小而减小。上述的相对精度相对于线性尺寸的草图如下图, 其中 W 是较小的尺寸, W/L 比固定。对于MOST 器件,这种精度大约与尺寸大小成反比,这一点也不奇怪,因为MOST 器件实际上都是电阻。产生这种依赖性的原因是局部误差占主导地位,它们具有锯齿状和圆形边缘,以及在版图定义上更多局部缺陷。此外请注意,离子注入电阻比扩散电阻好得多,因为前者涉及更高的再现性。

最后,请注意电阻仅对平均尺寸提供有限的精度。 如果将最小尺寸取为约 10 um,则可以预期约 0.5% 的误差, 这对应于大约 200 或 46 dB 的信号误差或信号失真比 ( signal-to-error or signal-to-distortion ratio )。 这个 46 dB除以 6 得出的值略高于 7 位, 这意味着电阻阶梯很容易布局和画版图,因为不需要超过 7-8 位的精度; 许多 8 位 ADC 仍然以这种方式实现。

%title插图%num

图 6     电阻相关尺寸的不匹配

下图显示了一些电容的版图。顶部的图是一个 (n+ 掺杂 ) 多晶硅-扩散电容Cpp,它使用栅氧化物作为介电介质;它并没有那么吸引人,因为它在扩散层中有一个很大的串联电阻, 此外它在扩散层和衬底之间有较大的寄生电容Cpar。双多晶硅层的串联电阻要小得多,但仍然有相当数量的寄生电容, 此外双多晶硅层是标准CMOS工艺的延伸,因此成本昂贵。 如今CMOS工艺在顶部提供了许多金属层, 每对金属层都可用作一种电容。主要的标准是介电层厚度的再现性和相对所有其他层的寄生电容。现在电容的选择余地很大。

%title插图%num

图 7     电容的版图

 

下图的表中收集了一些电容的典型值。在双极型工艺中,所有的电容都是结电容,它们与电压强有关;只有CMOS工艺才能提供良好的电容,最好的仍然是栅氧化物电容。对于50nm的氧化物厚度(对应于2.4 um的CMOS工艺),电容相当高;对于0.25 um的CMOS工艺,电容值甚至要高出10倍。文中还提供了其他几种电容,不要忘记根据可用的金属层的数量,可以增加更多的电容。

%title插图%num

图 8     电容列表

 

相对精度与尺寸关系的曲线不像电阻那样陡峭,但给出的值较小,参数S表示一个正方形电容的一个边。 这个斜率大约是电阻斜率的一半,原因是现在发现了局部误差和全局误差的组合。全局误差与氧化物厚度、掺杂水平、蚀刻不足等相关的从晶圆的一边缓慢改变到另一边的,这种组合导致了一个较低的斜率。 请注意,干式蚀刻以比以前使用的湿式蚀刻更好的规范了电容;还要注意,电容比电阻有更高的精度:如果采用的方形电容的一侧为10 um,则预计误差约为0.1%。这对应于约1000或60dB的信号-失真比;该60dB除以6,产生大约10位 ( Bits )。这意味着电容阶梯可以取10位的精度画版图,许多10-12位的ADC 都是通过这种方式实现的。对于更高的精度,必须使用大量的电容,已经达到过14位!

%title插图%num

图 9     电容相关尺寸的不匹配

低失调的版图规则-4

除了尺寸大小之外, 两个器件之间的距离也起着作用,尽管该作用比早期的工艺要小。 从SVT和SWL表可以看出,短距离要求已经放宽。事实上,CMOS工艺是在不断增加的晶圆尺寸上进行的,目前晶圆直径已达到12英寸结果加工制造工艺的进步使得在这些大型晶圆上更加均匀。这就是为什么在小范围的距离不会产生与以前一样的作用。只有当芯片的大部分被覆盖时,距离才会扮演在第8点中心版图下解释的作用。例如,针对12-14 位精度的大电容组。

只有当芯片的大部分被覆盖时,距离才会发挥作用,如本节第8点质心布局版图所述那样; 案例是旨在实现 12-14 位精度的大型电容组。

 

低失调的版图规则-5

良好匹配的更重要的一点与晶向 ( crystal orientation ) 有关;晶体在不同的方向上从来没有完全相同的晶格结构(密度、默认密度、……),结果迁移率和K’ 参数在两个不同的方向上将不完全相同,后面将进行说明。

在下图示例中,左边晶体管中的电流的方向垂直于第二晶体管中的电流的方向,这确实不利于匹配;另外两个例子都要好。连接的实际位置可能会导致源接触电阻的一些微小差异,但这并不是那么明显。

%title插图%num

图 10     晶体管对的匹配

低失调的版图规则-6

通过使用相同的面积/周长比,或简单地使用相同的形状,实现了版图风格向良好匹配的重要改进。这样,边缘锯齿和圆角的相对量始终相同,如后面所示。

下图显示了具有多输出的电流镜的多个匹配的晶体管:当排除第一和最后一个虚拟晶体管 ( dummy transistors )时,相对晶体管尺寸为4:4:2:1:2,具有相对尺寸4的第二个晶体管作为二极管连接。 但是这些比率并不是很准确的,尺寸为 4 的晶体管四角的圆角相对来说,远不如尺寸为 1 的晶体管的相同圆角重要。更好的解决方案是对所有晶体管使用相同形状并并联连接,如下所示。这个1:4 的比率更准确,因为局部误差都有相同的相对影响:它们面积与周长的比总是相同的。这是一种典型的双极晶体管版图风格,显然需要更多的空间,但我们已经知道,更多的空间可以导致更好的匹配。 更好的是将单个晶体管布置在四个晶体管的中间,使它们具有相同的重心,如本节质心布局版图的第 8 点所述。

 

%title插图%num

图 11     电流镜的匹配

 

低失调的版图规则-7

避免圆角的一个好方法是制作圆形晶体管形状。 已知的是,用它的栅极包围 MOST 的漏极,并在周围添加一个源极,可以产生极好的匹配。 不幸的是,并非所有版图布局系统都允许这样的圆形。 正交或六边形形状不是那么好!

 

低失调的版图规则-8

高匹配的一个非常重要的版图风格是质心布局版图, 这意味着所有匹配的结构都必须具有相同的重心。这样,全局变化的影响(氧化物厚度,…)被平均值抵消,下面将进行说明。

下面版图显示了一个差分对,其中每个晶体管由两个相等的晶体管组成,并联连接,但在相反的角布局版图。结果全局变化的影响,例如,在氧化物厚度上,取平均值抵消了。例如,MOST 2b有最低的K’,但MOST 2a 是最高的。将它们并联布局给出了K’ 的平均值,这与MOSTs 1a和1b的K’ 大致相同。 但是必须注意,不要在源极连接中插入附加电阻,以连接晶体管端子。因此,明智地使用两层或多层互连是必要的。

%title插图%num

图 12     交叉耦合的差分对

 

下图是电容的质心版图的另一个示例,电容组的比率为1:2:4:8:16等,单位电容在中间,比率为2的电容在两侧,它们是并联连接;比率为4 的电容也两端,比率为8的电容的重心是中间的单位电容等。这样全局误差求就可以平均值抵消。对于一个大的电容组,必须将大量的单位电容并行地放置在中间的单位电容的两侧。 此时最好将所有单位电容随机分布在整个区域, 这样就获得了比率为14 的电容的准确率。

%title插图%num

图 13     电容的质心版图

低失调的版图规则-9

在一系列相同的结构中,第一个和最后一个从来不完全匹配; 原因是第一个和最后一个看到了不同的相邻物。 蚀刻不足、接触孔等工艺步骤的影响会有所不同。这就是为什么必须在开始和结尾处添加虚拟晶体管(或电容)。它们不被使用,他们都是虚拟的。下面将进行说明。

在形成多电流镜的一系列晶体管中,第一和最后一个晶体管不连接。他们都是虚拟的。它们只是为了确保中间所有其他晶体管的工艺更加均匀。

%title插图%num

图 14     电流镜的匹配

 

下图显示了一个很好的版图布局示例,其中所有规则都得到了正确应用。 它由九个相等的电容组成,并添加了接线端子,这些端子用于连接其中一些电容,这样就实现了7/2的比率。即使未使用所有的端子,但它们也始终存在, 这样与四个端子接线片相关的寄生电容总是相同的。所有单位电容都具有相同的形状:它们具有相同的面积/周长比,此外它们还以质心对称的形式排列。两个电容在中间,被其他七个电容包围,它们的重心大致相同。最后,整个结构被一个虚拟环包围,以确保所有电容看到相同的相邻物。

%title插图%num

图 15     电容版图比

 

低失调的版图规则-10

下图中的所有规则都会导致更好的匹配,这意味着较低的失调和更高的CMRR。无论CMOS工艺如何尝试,在相同面积下双极晶体管总是做得更好,这有几个原因, 见下一节详述:

%title插图%num

图 16     双极会更好

Posted in CMOS模拟集成电路

1 Comment

发表评论

相关链接