Verilog中的时间尺度与延迟（上） 图图 2021-06-29 1,206 文章 3 Comments 主讲老师：Tim Zhuang、William 本文隐藏内容 登陆 后才可以浏览 赞(3)微海报分享 Posted in 文章Tagged fpga视频课程, 视频课程 文章导航 Previous Previous post: 带误差放大和源随器的全差分放大器Next Next post: Verilog中的时间尺度与延迟（下） 3 Comments wx3EZTPN7NAL 2021-08-24 at 12:24 下午 登录以回复 很清晰了 wx3E9Y49LGPB 2021-08-10 at 8:23 下午 登录以回复 学习 wangff 2021-07-20 at 12:02 上午 登录以回复 本节课重点讲解了时间尺度（`timescale）和延时(#)的基本概念和使用方法。 assign #10 c=a+b, 含义为a、b的值产生变化后，开始计时，如果a、b的值维持10个单位没有变化即稳定状态，此时将a+b的结果赋值给c。如果在10个单位内，a、b的值再次发生变化，则需要重新计时，直到a、b的值维持10个单位时，才将a+b的结果赋值给c。 发表评论 取消回复要发表评论，您必须先登录。 相关链接 AD18_Gerber（光绘）文件输出Gerber文件是一种符合EIA标准，用于驱动光绘… 赞微海报分享 以太网工程中双端口RAM的使用在以太网工程中， 我们使用了很多双端口IP ，用于… 赞微海报分享 Xilinx SelectIO datasheet赞微海报分享 赞微海报分享 网速检测及Verilog实现技巧在局域网中目前物理层（Phy）芯片基本都支持10M… 赞微海报分享 Ethernet development structure 开发工程源代码：(注册用户可见） 本… 赞微海报分享 网络 MAC 地址用法详解MAC（ Media Access Control… 赞微海报分享
wangff 2021-07-20 at 12:02 上午 登录以回复 本节课重点讲解了时间尺度（`timescale）和延时(#)的基本概念和使用方法。 assign #10 c=a+b, 含义为a、b的值产生变化后，开始计时，如果a、b的值维持10个单位没有变化即稳定状态，此时将a+b的结果赋值给c。如果在10个单位内，a、b的值再次发生变化，则需要重新计时，直到a、b的值维持10个单位时，才将a+b的结果赋值给c。
很清晰了
学习
本节课重点讲解了时间尺度（`timescale）和延时(#)的基本概念和使用方法。
assign #10 c=a+b, 含义为a、b的值产生变化后，开始计时，如果a、b的值维持10个单位没有变化即稳定状态，此时将a+b的结果赋值给c。如果在10个单位内，a、b的值再次发生变化，则需要重新计时，直到a、b的值维持10个单位时，才将a+b的结果赋值给c。