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Verilog中的时间尺度与延迟(上)

主讲老师:Tim Zhuang、William

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3 Comments

  1. wangff

    本节课重点讲解了时间尺度(`timescale)和延时(#)的基本概念和使用方法。

    assign #10 c=a+b, 含义为a、b的值产生变化后,开始计时,如果a、b的值维持10个单位没有变化即稳定状态,此时将a+b的结果赋值给c。如果在10个单位内,a、b的值再次发生变化,则需要重新计时,直到a、b的值维持10个单位时,才将a+b的结果赋值给c。

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