RISC-V CSR读写控制（3）CSR寄存器实现上（一）

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1. 

   wangff

   2021-10-01 at 11:34 下午

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   本节课介绍了csr_mtvec寄存器的模块实现过程，目前实现的是MODE 0模式。MODE 1模式的pc=BASE+4*cause，在本堂课的代码中为wire vect_pc=w_mtvec[31:0] + {w_mcause[3:0],2’b00}，此处的4*cause 对应的{w_mcause[3:0],2’b00}部分，乘以4即为左移2位，所以补充2’b00。
   讲课中老师始终从整体架构设计出发，时刻梳理程序脉络，帮助学生理清思路，培养学生全局统筹的能力。