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RISC-V32个寄存器和译码模块(4)指令译码器(二)

主讲老师:William、YVONNE、Tim Zhuang

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4 Comments

  1. wangff

    在听课中遇到一个问题,请老师解答:
    1、在我们的verilog编码中提到RV32I信号,assign RV32I=(opcode[1:0]==2’b11 )&& (opcode[4:2] != 3’b111),通过这段verilog我们知道当前指令是32bit长度,那么当有压缩指令集时,是否RV32IC可以表示为assign RV32IC=(opcode[1:0] !=2’b11 ),请问老师是这样判断指令长度是否是压缩指令集16bit吗?

  2. wangff

    本堂课重点从代码角度讲解了译码模块的实现方式。其中,RV32I代表指令长度32位,如果后期扩展RV32C代表指令长度16位,主要作用于PC。

    课程讲解非常生动,代码逻辑清晰,本堂课除了讲解代码实现逻辑,更重要的是提出了一种设计思想。

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