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RISC-V CSR读写控制(2)csr_reg模块

主讲老师:YVONNE、William、Tim Zhuang

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3 Comments

  1. wangff

    学习本节课后有几点收获,1、深刻理解了verilog代码中“case(i_csr_addr & {12{i_csr_rden}})”写法的优势;2、mtvec寄存器通过软件写入,而非硬件实现,这样操作可以避免中断入口地址写入错误;3、信号命名规则”w_“代表wire类型信号,说明此信号既可以作为输入信号,也可以作为输出信号,”i_”输入信号,“o_”输出信号;
    老师在讲课中,对知识点的梳理很细心,很全面,谢谢老师!

    在听课中有一点问题,请老师解答:
    1、input [31:0] i_ir //指令寄存器,这里的信号”i_ir” ,在译码模块(instr_dec)中是作为 输入信号 “.i_instr(i_ir)”,那么“i_ir”是指每次从ITCM存储器中取指后获得的32bit指令吗?

    • Yvonne

      通过查找,发现i_ir信号最终是由fii_rv32i_core模块输出的。在fii_rv32i_core模块中,可以看到原本的i_ir信号名称是exe_instr,并且exe_instr信号只有在译码和执行阶段才是从ITCM中取出的指令,其他阶段时都为0。建议同学可以用上课我们演示的方法,自己来查找信号,学习代码。

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