Verilog语法中最基本的数据类型有 线网（wire），寄存器（reg）和整数（integer）三种类型，这三种数据类型是可综合的数据类型，在Verilog 程序设计中被广泛使用。其它还有可以用于仿真的数据类型如 timer，real，字符串等变量都可以看作reg类型的扩展。
主讲老师：Tim Zhuang、William
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Verilog 变量声明与数据类型一（上）
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本节课重点讲解线网（wire）数据类型的使用方法。wire类型变量只能被赋值一次，可在并发语句（assign赋值）和例化模块中被赋值，但可多次在并发语句或顺序语句中使用此变量赋值给其他变量。