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模拟集成电路版图设计的技巧

版图设计的技巧

版图设计既是设计也是艺术,其核心思想是通过电路设计 ( 如差分输入,差分输出等设计 ) 或者版图设计 ( 如对称,电阻电容的串联并联等技巧 ) 把工艺的波动,电源电压的波动,温度的变化,噪声的影响等降低到最小程度;因此大量应用了对称,匹配等方法和技巧

一.  匹配

1.中心思想

  • 使所有的图形尽量理想,要匹配的器件被相同因素以相同的方式影响。
  • 把器件围绕一个公共点中心放置为共心布置,把器件在一条直线上对称放置也可以看作是共心技术。
  • 共心技术对减少在集成电路中存在的热或工艺的线性梯度影响非常有效。

2.  匹配问题

硅片上产生出来的图形尺寸不会与版图数据的尺寸完全的一致,因为在光刻、刻蚀、扩散和离子注入的过程中图形会收缩或扩张;图形的绘制宽度与实际宽度之差构成了工艺的误差,所以版图的设计者必须采取措施确保所设计的器件对工艺不敏感,因此需要匹配。

常用的匹配技术有差分对、电流镜……

3.  误差

  • 工艺导致不匹配:不统一的扩散;不统一的注入;化学机械磨平 (CMP) 后的不完美平面
  • 片上变化导致不匹配: 温度梯度;电压变化

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图 1   不好的匹配(左)和好的匹配(右)

上图中绿色渐变到红色表示温度的变化;左边的器件摆放只能加强温度变化对器件性能的影响,而右边的器件摆放就能消弱甚至抵消温度变化对器件性能的影响

4.  如何匹配

  • 需要匹配的器件尽量彼此挨近,因为芯片不同的地方工作环境不同,如温度
  • 需要匹配的器件方向应相同: 工艺刻蚀各向异性; 如对MOS器件的影响
  • 选择单位器件做匹配 如电阻电容,选一个中间值作为单位电阻(电容),串并联得到其它电阻(电容); 单位电阻电容彼此靠近方向相同放置,相对匹配精度较好
  • 叉指型结构匹配
  • 虚拟器件: 使器件的中间部位与边缘部位所处环境相同, 刻蚀时不会使器件自身不同部位不匹配
  • 保证对称性
    • 轴对称的布局
    • 四角交叉布局
    •  缓解热梯度效应和工艺梯度效应的影响
    • 连线时也要注意对称性: 同一层金属,同样多的通孔,同样长的金属线
    • 器件之间、模块之间,尽量让所有东西布局对称
  • 信号线匹配
    • 差分信号线,彼此靠近,相同长度
    • 寄生效应相同,延迟时间常数相同,信号上升下降时间相同
  • 器件尺寸的选择
    • 相同的宽度
    • 尺寸大些
      • 工艺刻蚀偏差所占的比例小些

 

5.  MOS管匹配

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DUMMY管使边界条件与内部相同

DUMMY管短路减小寄生贡献

图 2  MOS管匹配

 

  • 轴对称匹配

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图 3  轴对称匹配

 

  • 匹配金属连线

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图 4  匹配金属连线

 

  • 3. MOS管的匹配:拆为相同数目的finger, 排列成:AABBAABB或者ABBAABBA

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图 5  MOS管的匹配

 

  • 4. 中心对称

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图 6 中心对称

 

  • 5. 有相同节点时

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图 7  有相同节点

 

  • 差分的匹配
    • 一种需要高度匹配的电路技术就是所谓的差分的逻辑。
    • 在CMOS逻辑中,每个信号只有一条导线来传送低或高电平,由此来决定逻辑状态。
    • 在差分逻辑中每个信号有两条导线,确定在两条导线上两个信号之间的差就告诉了你逻辑状态。

 

两MOS管源地端相同时中心对称实例

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图 8  差分的匹配版图

 

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图 9 匹配的版图

6.  电阻匹配

  • 使用单位电阻

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图 10 电阻匹配使用单位电阻

  • 电阻–叉指结构

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图 11 叉指结构电阻

7.  电容匹配

  • 电容匹配, 使用单位电容

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图 12  使用单位电容的电容匹配

 

  • 电容匹配, 右图为一个电容中心版图的布局。一片容性组由比率为1:2:4:8:16 的电容组成,右图的布局方法使全局误差被均化。

 

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图 13  电容匹配1:2:4:8:16的匹配版图

8.  匹配的一般规则

  • 把匹配器件相互靠近放置;
  • 使器件保持同一个方向;
  • 选择一个中间值作为你的根器件;
  • 采用指状交叉方式;
  • 用虚设器件包围起来;
  • 四方交叉你的成对器件;
  • 匹配你布线上的寄生参数;
  • 使每一样东西都很对称;
  • 使差分布线一致;
  • 使器件宽度一致;
  • 注意邻近的器件;

 

二.  寄生效应

1.寄生的产生

    • 两种材料之间会有寄生电容
    • 电流流过之处会有寄生电阻
    • 高频电路导线具有寄生电感
    • 器件自身也有寄生效应
    • 影响电路的速度,改变频响特性

 

2. 寄生电容

    • 金属与衬底之间的平板电容是 最重要的寄生问题 ,通过衬底耦合到其它电路上
    • 金属线之间的平板电容
    • 金属线之间的边缘电容

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图 14  金属线之间寄生电容

 

    • 特定的工艺中,随着金属层次越高,最小宽度越大;M1 离衬底最近,单位面积电容越大,M4走供电总线,M3用作二级供电,如下图所示,M2的寄生电容最小。

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图 15  寄生电容大小

 

    • 根据设计要求选择最小寄生电容的金属层次
    • 当层次离衬底越来越远时单位面积的电容越来越小,但最小宽度却在增大。

 

3.  减小寄生电容的方法: 寄生电容=金属线宽*金属长度*单位面积电容

    • 敏感信号线尽量短
    • 选择高层金属走线: 最高层金属,离衬底最远,单位面积电容最小
    • 敏感信号线彼此远离
    • 不宜长距离一起走线
    • 电路模块上尽量不要走线
    • 绕开敏感节点

 

4.  寄生电阻

  • 每根金属线都有寄生电阻(对于版图电流超过0.5mA就应该留意它的线宽、IR Drop的影响)
  • 如下图:我们希望这根导线能承载1毫安的电流,金属最小宽度是 2um,当电流流过这一长导线时,它上面的压降是多少?电路要 求10mv的电压降?如何改进?例如,金属层是 每方块 50毫欧 =0.05欧 长/宽=方块

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图 16  引线的寄生电阻

 

  • IR Drop一般不要超过10mv,这意味着该导线IR Drop比要求的大了5倍。
  • 电源布线时尤其要注意
  • 可以根据19毫安的总电流来确定整条导线的尺寸。对这条导线采用每微米0.5毫安,需要的导线宽度为38 微米才可靠。(用总电流安培数除以每微米安培数 19/0.5)

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图 17  电源布线

如上图, 沿整条路径都布置很粗的供电方案, 使导线沿路径逐渐变细可节省面积

 

5.  减小寄生电阻的方法 : 寄生电阻=(金属长度/金属宽度)*方块电阻

  • 加大金属线宽,减小金属长度
  • 如果金属线太宽,可以采用几层金属并联走线 M1M2M3三层金属并联布线,总的寄生电阻减小1/3

 

6.  减小CMOS器件寄生效应 :  将晶体管分开,用多个手指(finger)并联取代

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图 18  晶体管分开并联

 

7.  天线效应

  • 天线效应:在工艺干法刻蚀时会在晶片表面淀积电荷,暴露的导体可以收集能够损坏薄栅介质的电荷,这种失效机制称为等离子致损伤/天线效应。
    •  解决天线效应的方法: 金属跳层,  用PN结将其电荷引入衬底

 

8.  闩锁效应 Latchup

  • Latchup 是指CMOS晶片中, 在电源VDD和地端GND之间由于寄生的PNP 和 NPN 双极晶体管相互影响而产生的一低阻抗通路, 它的存在会使VDD 和 GND 之间产生大电流。
  • Latchup  最易产生在易受外部干扰的I/O电路处,
  • 随着IC制造工艺的发展, 封装密度和集成度越来越高, 产生Latch up的可能性会越来越大。 Latchup 产生的过度电流量可能会使芯片产生永久性的损坏, Latch up 的防范是IC Layout 的最重要措施之一。

 

8.1. Latchup 的原理分析

下图是 CMOS反相器与其寄生的双极晶体管截面图; 寄生双极晶体管形成SCR的电路模型

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图 19   Latchup 的原理

Q1为一垂直式PNP 双极晶体管, 基极(Base)是nwell, 基极到集电极 (Collector)的增益可达数百倍;Q2是一侧面式的NPN 双极晶体管,基极为P 型衬底,到集电极的增益可达数十倍;Rwell 是 nwell的寄生电阻;Rsub 是 substrate电阻。

以上四元件构成可控硅(SCR)电路,当无外界干扰未引起触发时,两个双极晶体管处于截止状态,集电极电流是C-B的反向漏电流构成,电 流增益非常小,此时Latch up不会产生。

当其中一个双极晶体管的集电极电流受外部干扰突然增加到一定值时,会反馈至另一个双极晶体管,从而使两个双极晶体管因触发而导通,VDD 至 GND间 形成低抗通路,Latch up由此而产生。

 

8.2 版图中易产生latchup 的地方,及怎样减少

  • 输出电流很大的情况下; (P和N之间至少间距30-40u)
  • 直接接到键合垫的MOS管的D地端; (将MOS管的D地端加大,孔到AA的间距至少2u)
  • 产生clk,开关频率快的地方如 PLL; (频率越快,噪音越大,频率快对衬底不停放电,吃电流)
  • ESD与core cell 的距离会产生 latch up; (最好间距为40-50u)

 

三.  噪声:

  • 噪声在集成电路中可以成为一个很大的问题,特别是当你的电路是一个要接收某一很微弱信号的非常敏感的电路,而它又位于一个进行着各种计算、控制逻辑和频繁切换的电路旁的时候,就特别注意我们的版图和平面布局
  • 混合信号芯片上噪声问题,由于模拟电路和数字电路是在非常不同的噪声电平上工作,所以混合信号电路的噪声问题最多。

 

1.减小噪声的方法

  • 减小数字电路的电压幅度 电压幅度越小,开关状态转变时需要的能量越小
  • 把数字部分与模拟部分尽量远隔
  • 保护环,把噪声锁在环内: 电压噪声电流噪声在衬底中传播时被接地通孔吸收;通孔数量应该比较多; 地端应足够粗,减小连线寄生电阻
  • 屏蔽层、屏蔽线: 对关键信号和噪声严重的信号线屏蔽,对地的屏蔽线把噪声吸收到地上;M2走信号,下方的M1接地,屏蔽下方噪声;M2走线,上方的M3接地,屏蔽上方噪声;M2走线,两旁两条M2接地,屏蔽两旁噪声
  • 电源线退耦: 电源线和地之间加大的退耦电容, 高频噪声容易通过退耦电容被地吸收

 

2.  差分信号与噪声

  • 差分电路是一种用来检测两个同一来源的特殊走线的信号之差的设计技术。两条导线自始自终并排排列。每条线传递同样的信息,但信息的状态相反。
  • 由于两条导线靠得很近,所以很有可能噪音尖峰会以同样的幅度同时发生在两条导线上,由于信号的相反,相减产生了非常清晰的结果。
  • 差分设计方法是有很强的抗噪音能力。当电路中的噪音问题十分严重时,很多人都会依赖差分系统来解决问题。
  • 噪声隔离

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图  20 噪声隔离图(一)

 

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图 21  噪声隔离图(二)

 

例:信号线的噪声隔离图

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在信号线两边加地端 使大部分电场线终止到地端上

图 22  信号线的噪声隔离图

 

 

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