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Verilog module 模块例化与简单层次电路设计(FPGA视频课程)

在上节课中我们介绍了在Verilog 中,逻辑电路的入口及行为描述。语法规则非常简单,说穿了就是数字电路的文字描述。也就在数字电路中的单一电路都可以用这种方法进行描述。但是在数字电路设计中,复杂电路往往是由多个子电路或器件实现的,在Verilog中是如何对应的呢?

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Posted in Verilog语言编程与FPGA

2 Comments

  1. wangff

    本节课重点介绍了常用的逻辑运算符(and[&]、or[|]、xor[^]、!、~)、模块例化的级联关系、模块例化的两种方式(名称关联(推荐)、位置关联)。

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