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模块与端口(FPGA视频课程)

模块(module)是verilog 语言中最基本的语法结构,在模块内不仅能够描述逻辑行为,也是verilog 行为结构描述的功能与外界其它电路的接口。 可以说在Verilog 可综合的开发中,其它结构或功能结构都是可选的,但module是唯一要求必须存在的。module 所描述的结构更像一个完整的数字电路,有名称,有输入、输出,也有逻辑行为。

主讲老师:Tim Zhuang 、William

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Posted in Verilog语言编程与FPGA
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wx3E9Y49LGPB
wx3E9Y49LGPB
2 月 前

厉害

wangff
wangff
3 月 前

本节课重点介绍了模块(module)的基本语法结构,包括 input、output、inout端口的使用;“,”“;”的使用;向量( [3:0]a )的基本使用方式等。

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